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DRAM内存操作与时序解析

数据存储 cas 内存设计

在数字时代，DRAM（动态随机存取存储器）扮演着至关重要的角色。它们存储着我们的数据，也承载着我们的记忆。然而，要正确地操作DRAM并确保其高效运行，了解其背后的时序和操作机制是必不可少的。

2024-07-26

1300

DRAM芯片的基本结构

内存数据芯片 access 存储

如果内存是一个巨大的矩阵，那么DRAM芯片就是这个矩阵的实体化。如下图所示，一个DRAM芯片包含了8个array，每个array拥有1024行和256列的存储单元。

2024-07-25

1160

深入理解DRAM Arrays与Banks

存储 arrays 内存数据芯片

今天我们来聊聊在计算机领域中非常关键的技术——DRAM（动态随机存取存储器）的内部结构和工作原理。

2024-07-25

2070

CPU面试题Q7：如何处理内存中的数据依赖？

数据 cpu load store 内存

2.检查所有未处理完的load/store的地址，并确保冲突的load/store不能乱序执行

2024-07-12

1110

CPU面试题Q6：内存数据依赖是什么？

数据 cpu load store 内存

1.内存数据依赖性仅存在于对同一内存地址的访问；对于对不同地址的内存访问，可以安全地乱序load和store。

2024-07-12

800

CPU pipeline面试题Q4：如何实现基于硬件的分支预测？

cpu pipeline 解决方案硬件状态机

基于硬件的分支预测有两个方面：分支条件预测和分支目标预测。分支条件决定是否接受分支，分支目标决定目标地址。这两个方面都同样重要。

2024-07-12

860

CPU pipeline面试题Q3：我们可以任意增加CPU pipeline深度吗？

数据 cpu pipeline 路由设计

CPU流水线是提高吞吐量和指令级并行性的常见技术。我们可以任意增加CPU pipeline深度吗？

2024-07-12

1020

CPU pipeline面试题Q2：Hazards和解决方案-使用MIPS 5 stage pipeline的案例研究

mips pipeline 程序解决方案 cpu

CPU pipeline增加了吞吐量和以及提供了更高的时钟频率，但它不是免费的，是有代价的。通过允许并行执行多个指令，CPU设计人员需要处理以下hazards：

2024-07-12

710

CPU pipeline面试题Q1：MIPS 5-stage pipeline 是什么样子的？

mips pipeline 内存索引 cpu

MIPS 5-stage pipeline是学习CPU pipeline 的简化和经典方法，这是工程师的常见面试问题。5-stage pipeline由以下stage组成：

2024-07-12

960

place和routing流程

设计性能优化工具管理

place和routing（P&R）过程是电子设计自动化（EDA）流程的关键阶段，它塑造了集成电路（IC）和印刷电路板（PCB）的最终性能和功能。这个错综复杂的过程包括一系列步骤，将高级电路设计转化为准备制造的物理表现形式。关键阶段包括前端设计、逻辑综合、网表生成、时序分析、物理实施以及place和routing的核心活动。每个步骤都遵循严格的准则，以满足电气和物理限制，确保电路符合所有操作规格。

2024-07-12

1180

一文了解Place and Route

芯片 route 产品连接设计

Place and Route是ASIC设计流程中的重要组成部分，在整颗芯片中充当建筑设计师的角色，确定组件的位置以及它们如何连接，同时满足严格的工艺要求。

2024-07-12

1060

台积电将率先安装2纳米芯片生产设备

部署产品行业苹果芯片

根据最新报告，台积电（TSMC）2024年的支出可能处于其历史高位，即320亿美元，因为该公司对未来非常乐观，提前部署2纳米芯片技术。报告认为，台积电看到了市场对苹果下一代iPhone及其3纳米产品的强劲需求，这可以使台积电在今年第三季度实现13%的年收入增长。

2024-07-12

930

数字IC中的低功耗设计技术

工作行业设计效率性能

数字IC用于汽车、消费电子和电信等各种行业。IC，也就是所谓的芯片提供了一系列好处，包括重量轻、尺寸紧凑、成本低、可靠性高和易于更换。

2024-07-12

1170

从验证激励约束中获得更多价值

case 变量测试工程师监控

验证工程师投入了大量精力来编写和调整随机激励的约束。约束激励变量之间的有效关系至关重要，否则将产生无效的激励，或者不会产生重要的有效激励组合。当涉及到bug hunting时，运行完全随机激励被认为是确保覆盖验证工程师不会想到的case的好方法。然而，验证工程师通过引入随机性testcase来完善这一目标时——很多更有价值的组合的发生概率极低。

2024-07-02

870

SystemVerilog class的简短介绍

存储 class 变量对象指针

类对象是类的特定实例。创建对象的唯一方法是使用类的内置new()方法调用类构造函数。

2024-07-02

960

Verilog中的wire和reg有什么区别

网络 verilog 变量进程设计

大多数初学者还没有真正很难掌握Verilog/SystemVerilog硬件描述语言（HDL）中wire（网络）和reg（变量）的区别。这个概念是每个经验丰富的RTL设计都应该熟悉的。但是现在有许多没有Verilog开发经验的验证工程师都在为他们的验证平台选择SystemVerilog。

2024-07-02

890

一文了解ReRAM

数据性能存储解决方案内存

ReRAM的核心是一个很简单的概念：电阻值的切换。这种机制涉及灯丝的形成和电场的影响，是ReRAM在现代内存解决方案领域脱颖而出的原因。了解这些原则对于充分了解ReRAM的潜力至关重要。

2024-07-02

1640

模拟和数字计算有什么区别？

芯片高性能计算机内存系统

模拟计算处理各种物理现象，处理连续的数值范围，而不是二进制值。例如，模拟计算可以使用连续电压范围来通信，而不是使用32条数字线来通信。

2024-07-02

1140

CUDIMM标准使桌面内存更智能、更可靠

工作解决方案内存芯片性能

虽然最近几个月来，用于笔记本电脑的CAMM和LPCAMM内存模块备受关注，但变化的不仅仅是移动端PC内存行业。桌面内存市场也将进行一些升级，以进一步提高DIMM性能，形式是一种新的DIMM品种，称为Clocked Unbuffered DIMM (CUDIMM)。

2024-07-02

2230

什么是片上端接校准（On Die Termination Calibration）技术？

数据网络系统终端反射

随着对于数字系统性能要求的不断提高，对信号完整性的要求也越来越高，从而能够在更高的速率下可靠运行。信号线端接是信号完整性管理中的有用元件，可以在memory外部或memory内部使用。在DRAM器件中加入电阻端接（通常称为片上端接（ODT，On Die Termination））可通过减少片外端接引入的电气不连续性来改善信号传输环境。然而，工艺、电压和温度（PVT）的变化会导致 ODT 元件的电阻特性不稳定。

2024-07-02

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