FPGA 开发经验也有助于求职 SoC 设计/验证相关的工作，而不是仅限于 FPGA 相关的工作。
欢迎来到深入 AXI4 总线的实战篇，在第一篇文章中，我们将搭建起我们的 AXI 仿真系统，帮助我们更好、更快地理解与运用 AXI 总线。
欢迎来到深入 AXI4 总线的实战篇，系列第二篇文章中，我们将首先了解调用 AXI VIP 产生激励与响应的方法，并完成一个小目标：实现三种情况下的握手信号。
据《华尔街日报》最新报道，超微半导体（AMD）正就收购芯片制造商赛灵思（Xilinx）展开深入谈判，最快可能在下周完成谈判。考虑进收购溢价因素，该项并购估...
从2010年到2018年，设计公司数量从582家增加到1698家，数量增长近3倍。国内芯片设计公司数量世界第一，总营收却只占全球芯片营收的13%左右。
除了先进制程之外，先进封装也成为延续摩尔定律的关键技术，像是2.5D、3D 和Chiplets 等技术在近年来成为半导体产业的热门议题。究竟，先进封装是如何在延...
芯片硬件成本包括晶圆成本+掩膜成本+封装成本+测试成本四部分，写成一个公式就是芯片硬件成本=（晶圆成本+掩膜成本+封装成本+测试成本）/ 最终成品率
接触Synopsys 家的VCS工具有一段时间了，在此简单分享下个人的学习笔记。供刚接触到数字前端设计的同学提供一些参考资料。在学校我们经常使用的ver...
首先我们在编写verilog模块的testbench时，可以在里面使用一些verilog的系统函数，在运行simv文件跑仿真时，进行一些控制。例如：
1.在进行功能验证时，给设计添加激励信号，查看仿真结果，需要考虑覆盖率的问题。覆盖率分为代码覆盖率（code coverage）和功能覆盖率（function ...
本文主要介绍VCS门级网表的仿真。当我们把所写的RTL进行的功能仿真通过之后，便输入到 Design Compiler工具中进行逻辑综合，逻辑综合的结果便是RT...
2.修改字模格式，删除提示信息，标点符号等；去掉全部0x，并逐一合并两项；（可以使用perl、python等提高效率）
RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设...
包是系统中端点器件间的基本通信単元。发起器件或主控器件产生一个请求事务,该事务被发送至目标器件。目标器件于是产生一个响应事务返回至发起器件来完成该次操作。R...
I/O逻辑操作支持RapidIO存储空间的基本读写,它可以通过请求和响应事务对来完成。请求和响应事务对穿越 RapidIO交换结构运行, 但当事务穿越交换结...
第8类事务维护事务用于访问 RapidIO能力寄存器（CARs，Capability Registers）、命令和状态奇存器( CSRs，Command and...
分布式处理系统的一般方法是使用连接到分布式存储器部件的紧耦合处理器。这些处理器可能运行在一个単独的操作系统下。例如,，一个单Linux系统可以在最多数十个处...
如上图所示的同步模块synchronize to write clk，其作用是把读时钟域的指针rptr采集到写时钟wr_clk域，然后和写时针wptr进行比较从...
FIFO 根据读和写的时钟是否为同一时钟分为同步 FIFO 和异步 FIFO 。异步 FIFO 相比同步 FIFO 来说，设计更加复杂一点。
① AHB主设备Master； 发起一次读/写操作；某一时刻只允许一个主设备使用总线；
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