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文章/答案/技术大牛

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数字积木

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如何成为一个优雅的硬件工程师？

腾讯云测试服务

优雅？硬件？看似毫不关联的两个词汇在我们工程师的手里竟然发生了奇妙的化学反应，使其紧密地结合在了一起。最近发现有位宝藏up主发了新作品——年轻人的第二个电流表。项目获取方式：登录硬创社官网x.jlc.com，搜索“模拟及五位源表 / 电流表（一）控制部分”即可。

2023-01-30

5870

adrv9009系统初始化流程

来自《ADRV9008-1-W-9008-2-W-9009-W-Hardware-Reference-Manual-UG-1295 》 PG93

2022-06-14

7480

ADRV9009的供电要求和集成锁相环

芯片有如下不同的用电端，各路供电载流要求( 模拟供电端需要使用低噪声LDO来提供低噪声电源)：

2022-06-14

4840

ad9528_setup()函数详解

单片机硬件开发 tcp/ip

完成AD9528参数配置后，运行 ad9528_setup(..) 函数开始AD9528的配置。

2022-06-14

4911

SPI总线传输的4种模式

在芯片的资料上，有两个非常特殊的寄存器配置位，分别是 CPOL （Clock POlarity）和 CPHA （Clock PHAse）。

2021-12-13

9030

大话FPGA-“万能的芯片？”

fpga 硬件开发缓存 tcp/ip

但是如果我们深入到大芯片的底层，就会发现这些大芯片也是一个与非门，或非门，等逻辑门组成的。

2021-11-12

4410

AD9528芯片介绍及配置详解

AD9528是ADI(亚德诺半导体技术有限公司, Analog Devices, Inc. 简称ADI )出品的一款双级PLL，集成JESD204B SYSREF发生器，可用于多器件同步。第一级锁相环(PLL) (PLL1)通过减少系统时钟的抖动，从而实现输入基准电压调理。第二级PLL (PLL2)提供高频时钟，可实现来自时钟输出驱动器的较低积分抖动以及较低宽带噪声。外部VCXO提供PLL2所需的低噪声基准电压，以满足苛刻的相位噪声和抖动要求，实现可以接受的性能。片内VCO的调谐频率范围为3.450 GHz至4.025 GHz。集成的SYSREF发生器输出单次、N次或连续信号，并与PLL1和PLL2输出同步，以便对齐多个器件的时间。

2021-09-14

2K0

FPGA实现高带宽NVMe SSD读写

fpga 存储 tcp/ip arm https

近期实验室项目需对2GB/s的高速数字图像数据实时存储，后续数据带宽将提升至30GB/s。经调研，SATA协议的固态硬盘理论存储有效带宽为600MB/s，NVMe协议的固态硬盘理论带宽随PCIe协议而不同。NVMe协议的固态硬盘在PCIe Gen2、Gen3条件下，理论有效带宽分别为2GB/s、3.938GB/s。目前，NVMe SSD最高搭载PCIe Gen4通路，其理论有效带宽为7.877GB/s。

2021-08-19

3.7K0

开源H.264 Video Encoder IP Core V2.0 介绍

tcp/ip fpga 图像处理编程算法 http

http://www.openasic.org/topic/80/%E5%BC%80%E6%BA%90h-264-video-encoder-ip-core-v2-0-%E5%8F%91%E5%B8%83

2021-04-15

9400

PlutoSDR学习指南【0】PlutoSDR介绍

fpga https 网络安全

ADI Pluto是ADI公司推出的主动学习模块（Active Learning Module），其主要包含三个设备：ADALM1000，ADALM2000，ADALM-PLUTO。其中前两个设备偏向基本的电路测量，ADALM-PLUTO偏向软件无线电。

2021-04-15

3.1K0

PlutoSDR学习指南【3】官方软件“IIO Oscilloscope”

https 网络安全

Pluto一开始拿到手之后，一般先做一个连接，看看设备能不能工作。由于一般都是直接连接到windows系统下面，所以我们采用IIO Oscilloscope做测试。

2021-04-15

1.6K1

PlutoSDR学习指南【2】无线数据传输

ADALM-PLUTO主动学习模块(PlutoSDR)易于使用，有助于向电气工程专业学生介绍软件定义无线电(SDR)、射频(RF)和无线通信的基础知识。该模块针对不同层次和背景的学生而设计，可同时用于教师辅导和自主学习，旨在帮助学生在攻读理学、技术或工程学位时为实际RF和通信打下基础。

2021-04-15

2K0

PlutoSDR学习指南【1】环境搭建+资料分享

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软件无线电平台最通俗的语言来说，即通信系统中的功能采用软件实现，且可反复使用。比如简单的发射和接收信号。可以通过软件设置。信号的编码解码，可以通过软件设置。甚至你可以自己定义一种协议，用你自己的协议来实现一套通信系统。而在这个过程中，硬件是不需要更换的。

2021-04-15

1.7K1

第五届集创赛杯赛题目公布，看这篇就够了

硬件开发自动化测试腾讯云测试服务图像处理 fpga

“全国大学生集成电路创新创业大赛”由工业和信息化部人才交流中心主办，重庆高新技术产业开发区管理委员会承办，央视网为媒体支持单位。第五届总决赛设置在重庆举行。

2021-04-15

3K0

ADRV9009_API功能描述

ADRV9009是一款高集成度射频(RF)、捷变收发器，提供双通道发射器和接收器、集成式频率合成器以及数字信号处理功能。这款IC具备多样化的高性能和低功耗组合，以满足3G、4G和5G宏蜂窝时分双工(TDD)基站应用要求。

2021-04-15

1.2K0

vivado：查看各模块资源占用情况方法

implementation navigator report summary tcl

以在xilinx官方评估板VC709的microblaze的软核处理器例程为例。工程如下图模块组成。

2021-04-15

2.9K0

【FPGA大赛作品】FPGA 上的RISC-V开发平台（一等奖）

ide fpga 缓存

随着可编程逻辑器件的发展，在计算机工程基础和数字逻辑课程上，灵活的HDL 代码和可编程逻辑器件取代传统固定逻辑芯片和硬核微处理器已成发展趋势。目前国内计算机科学教学用具主要是基于 80x86 系列和 8051 处理器的微机平台。然而，这些处理器架构日渐老旧，已经不适应未来的微机发展潮流。因此，为了方便老师教学和学生由浅入深地了解处理器和 SoC 设计，我们在 FPGA 上实现了一种开源的、简单的、同时使用了新型 ISA 的处理器，并且为该 SoC 提供一套完整的 PC 端开发环境。

2021-04-15

1.2K0

HDLBits：在线学习 Verilog （二十九 · Problem 140-144）

logic state verilog 状态机

Problem 140 Serial two's complementer (Mealy FSM)

2021-04-15

4980

HDLBits：在线学习 Verilog （二十八 · Problem 135-139）

com packet ps verilog 状态机

Problem 135 PS/2 packet parser and datapath / Fsm ps2data

2021-04-15

6660

HDLBits：在线学习 Verilog （二十七 · Problem 130-134）

bit ps state verilog 状态机

前面Problem 125 Simple one-hot state transtion 3应该已经介绍过独热one-hot编码方式。这是一种生成逻辑最为简单的编码方式。在这里不详细解介绍了。

2021-04-15

6030

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