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静态时序分中的case analysis传播分析

case 工具配置芯片 analysis

在使用静态时序分析工具的时候，通常会遇到case analysis的情形，但是由于时序分析工具的静态分析属性，工具会自动传播case value，常规的时序分析命令不能很好的表达case value的形态，这里介绍一种比较简洁的方法来处理这类情形，闲言少叙，ICer GO！

2025-03-04

60

emacs中怎样折叠Verilog代码

快捷键配置语法 emacs verilog

在verilog编写代码时，可能模块列表太长，或者变量定义列表太长，不容易看到代码的重点。用代码折叠功能可以大方便的看代码、编写代码的效率。

2024-11-23

730

VCS如何从命令行dump fsdb

编译脚本命令行配置 dump

有时候我们不想改Testbench，只能通过vcs的命令参数来配置dump fsdb，那么要怎么实现呢？

2024-11-23

1920

介绍几个用emacs写verilog的好用的插件

配置搜索 emacs verilog 插件

projectile是以项目为单位进行编辑插件。默认会把git、mercurial hg的根目录当作项目根目录，也可以手动创建一个.projectile的空文件作为项目根路径的标记。这里（https://docs.projectile.mx/projectile/index/html）有详细介绍。

2024-11-23

790

烧炉子、过柱子，这些半导体制造的黑话你还知道哪些？

行业后端芯片工程师工作

国庆后上班第一天就收到机工社林编辑寄来的《大话芯片制造》（从工厂、制造、工艺、材料到行业战略）一书。赶紧拍了书的目录与大家分享。

2024-11-23

1370

fsdb波形太大，打开速度慢，甚至打不开，怎么办

dump io 工具技巧事件

2024-11-23

880

几种自动生成verilog代码的方法

配置字符串开源 verilog 脚本

说明：这种方法相当简单朴素，python做出需要的字符串，写到文件。好处是不需要技巧，坏处是python代码可维护性较差。

2024-11-23

2000

linux diff的基本用法介绍

linux 命令行工具 diff 递归工具

diff命令是linux操作系统自带的命令行工具，可以用来对比两个文件或者文件夹。

2024-11-23

1950

Vim的基本使用方法

编辑器工作入门 split vim

vim分两种，一种是命令行的，就叫vim，绝大部分linux默认已经安装。还有一种是带图形界面的vim，也叫gvim。可以通过which来确认：

2024-02-23

3180

Vim之父离世，还不会用Vim的要赶紧学了

vim 编辑器命令行入门设计

vim分两种，一种是命令行的，就叫vim，绝大部分linux默认已经安装。还有一种是带图形界面的vim，也叫gvim。可以通过which来确认：

2023-08-31

2580

用PyQt5做图形界面（二）文本组件：QLabel、QLineEdit、QTextEdit

html 编程算法

今天介绍文本相关的三个组件：QLabel、QLineEdit、QTextEdit。

2023-02-17

2.6K0

用PyQt5做图形界面（一）Hello world

PyQt是Python版本的Qt库，是最常用的跨平台图形界面编程框架之一。代码不用修改，就能同时运行在windows、linux、ios、andriod等平台。因此，对芯片设计行业来说，既可以用来开发大型EDA工具（通常用Qt的C++库），也可以用来开发公司内部的flow工具，还可以用作应用工程师的测试工具。所以，今天，以Linux平台为例，来介绍一下Python Qt的基本用法。

2023-02-17

1.5K0

用Python Django建一个issue跟踪管理网站（一）Django的安装和使用

网站 django python

本文以issue跟踪管理网站为背景介绍Python Django的安装和使用方法。

2023-02-17

5710

【innovus】fab回复说“我们不提供ict/captable”

ascii diff header layer share

最近用到一个新工艺，找了一圈发现只有icc的tluplus文件，却没有innovus的captable。咨询fab，却回复说“我们不提供ict/captable”。

2022-12-06

1.6K0

逻辑综合的流程和命令

verilog vhdl 前端设计

综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目，或者较新工艺的面积和时序的评估。因此，前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能，可用来评估和提升设计代码的质量。

2022-12-06

5210

【Innovus】记录后端的一些小心得

abstract clock grid import route

当pin宽度等于最小线宽且不与grid对齐时，可能会引导起iobuf与pin不route。

2022-12-06

2.2K0

静下心来做芯片

硬件开发企业

之前写了一篇文章《分享几个职业生涯中的问题的思考》，谈了求职工作中遇到的一些问题。今天继续聊一些技术以外的话题。

2022-12-06

3270

SOC中的SDC约束正变得越来越庞大和复杂，我们该如何应对

ip macros sign 设计

SOC设计变得越来越复杂，成本越来越高，设计和验证也越来越困难。设计尺寸、众多的IP、先进技术节点、时钟和时钟域数量的增加，以及multi-mode/multi-coner组合中为时序收敛造成设计约束变得越来越复杂。为高效的应对复杂的设计约束，需要一个完整的产品来生成、管理，整合和验证与静态时序分析引擎相关的设计约束，以确保设计的正确性。

2022-12-06

2.5K2

用python实现网表分模块统计面积

python 编程算法

虽然dc也有report_area -hier命令来报告各级模块的面积，本python方案看似有点造轮子，但还是有一定的便利性。一、不受网表类型的限制，综合网表、DFT网表、APR都可以。二、可以过滤面积小于指定值的小模块，比如工具自动插入的ICG模块。三、还可以根据面积占比做排序，方便分析面积的瓶颈。

2022-12-06

7490

用python实现分模块按cell类型统计cell个数并降序排列

编程算法正则表达式 python

有同学想看看综合网表里某模块里and、or、inv等cell的个数，谁最多谁最少。虽然用dc的各种命令组合也可以实现，但今天我们用python来实现。

2022-12-06

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