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verilog vhdl混合_vhdl转换为verilog

step1. 用vhdlcom将所有的VHDL RTL代码编译成库 1.1 将所有的vhdl文件放到vhdl.f文件中,如: vhdl.f ——— my_design.vhd my_lib.vhd tb_my_design.vhd 1.2 编译成库 vhdlcom -f vhdl.f 编译完成后,在运行路径下可看到自动生成的一个库文件夹work.lib++ 注意: a) 一般情况下vhdlcom命令不需要加其他参数。若出现vhdl版本问题,可考虑 增加-vhdl08等参数:vhdlcom -vhdl08 -f verilog.f b) 编译后的log为vhdlcomLog/compiler.log c) -lib 参数可指定一个库名。不指定,则默认库命为work。所有的生成的库 的库名都是自由附加了”.lib++”后缀。对于混合仿真vhdl和verilog的库名要保持一致, 否则可能出现其中一个库无法识别的问题(verdi版本为2015,可能后续版本解决了该问 题)。例:vhdlcom -lib mylib -f vhdl.f,生成mylib.lib++库

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