FPGA作为一种高新技术，由于其结构的特殊性，可以重复编程，开发周期较短，越来越受到电子爱好者的青睐，其应用已经逐渐普及到了各行各业。因此，越来越多的学生或工程师都希望跨进FPGA的大门掌握这门技术
问：本人零基础，想学FPGA，求有经验的人说说，我应该从哪入手，应该看什么教程，应该用什么学习板和开发板，看什么书等，希望有经验的好心人能够给我一些引导。
本节讲解如何讲讲代码（Matlab、HDL、C/C++）导入到 System Generator 并使用。
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 🔥文章和代码已归档至【Github仓库：hardware-tutorial】，需要的朋友们自取。 文章目录 分层次的电路设计方法 设计方法 全加器电路设计举例 一位半加器的描述 一位全加器的描述 四位全加器的描述 模块实例引用语句 分层次的电路设计方法 设计方法 📷 📷 使用自下而上的方法（bottom-up） ： 实
在上一篇文章中，我们介绍了设计模式的基本概念和分类，以及创建型模式。本文将介绍结构型模式，它们描述如何将类或者对象结合在一起形成更大的结构，就像搭积木，可以通过简单积木的组合形成复杂的、功能更为强大的结构。
VHDL相对于Verilog HDL，给人最深刻的印象便是臃肿，掌握起来比较难。 本文摘自《FPGA之道》，学会站在巨人的肩膀上来对比学习二者。
系统，在类结构型模式中一般只存在继承关系和实现关系。 - 对象结构型模式关心类与对象的组合，通过关联关系使得在一 个类中定义另一个类的实例对象，然后通过该对象调用其方法。 根据“合成复用原则”，在系统中尽量使用关联关系来替代继 承关系，因此大部分结构型模式都是对象结构型模式。\
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
网上有太多的VHDL和verilog比较的文章，基本上说的都是VHDL和verilog之间可以实现同一级别的描述，包括仿真级、寄存器传输级、电路级，所以可以认为两者是等同级别的语言。很多时候会了其中一个，当然前提是真的学会，知道rtl(寄存器传输级)的意义，知道rtl与电路如何对应，在此基础上，则很容易就可以学另外一个。从这个意义上，或许先学什么都无所谓。 学HDL无非要这么几类人： 1.学生 2.电子工程师 3.软件工程师 4.纯粹的爱好者 学生，两眼一摸黑，老师教什么学什么，
大侠们，江湖偌大，有缘相见，欢迎一叙。又到了每日学习的时候了，近期很多人问我该如何去学FPGA，那么今天咱们就来聊一聊。
Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。SystemVerilog是IEEE官方语言标准的较新名称，它取代了原来的Verilog名称。Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。专有的Verilog HDL于1989年逐渐向公众开放，并于1995年由IEEE标准化为国际标准，即IEEE Std 1364-1995TM（通常称为“Verilog-95”）。IEEE于2001年将Verilog标准更新为1364-2001 TM标准，称为“Verilog-2001”。Verilog名称下的最后一个官方版本是IEEE Std 1364-2005TM。同年，IEEE发布了一系列对Verilog HDL的增强功能。这些增强功能最初以不同的标准编号和名称记录，即IEEE Std 1800-2005TM SystemVerilog标准。2009年，IEEE终止了IEEE-1364标准，并将Verilog-2005合并到SystemVerilog标准中，标准编号为IEEE Std 1800-2009TM标准。2012年增加了其他设计和验证增强功能，如IEEE标准1800-2012TM标准，称为SystemVerilog-2012。在撰写本书时，IEEE已接近完成拟定的IEEE标准1800-2017TM或SystemVerilog-2017。本版本仅修正了2012版标准中的勘误表，并增加了对语言语法和语义规则的澄清。
学过一门或多门软件语言的数字设计初学者经常会犯一些错误 ，例如硬件语言的并发性，可综合以及不可综合语句区分，循环语句的使用等等。本文的建议将带你区别并扫除这些易错点，助你成为一名优秀的硬件设计师。
RxSwift 系列(三) -- Combination Operators 前言 本篇文章将要学习如何将多个Observables组合成一个Observable。 Combination Operators在RxSwift中的实现有五种： startWith merge zip combineLatest switchLatest startWith 在Observable释放元素之前，发射指定的元素序列。更多详情 上面这句话是什么意思呢？翻译成大白话就是在发送一个东西之前，我先发送一个我指定的东西。
你已经习惯某种语言，也发现语言不是学习FPGA时需要考虑的问题，它仅仅是硬件描述语言工具而已。可是，当你发现一份和你使用语言不同的代码作为参考时，你又开始想：
句法分析（Syntactic Parsing）是自然语言处理（NLP）中一个关键且不可或缺的任务。如果我们把自然语言看作一个庞大的建筑，那么句法分析就好比这座建筑的蓝图。正是因为有了这份蓝图，人们才能理解语言的结构，从而更准确地进行语义分析、情感分析或者机器翻译等高级任务。
今天给大侠带来FPGA Xilinx Zynq 系列第二十五篇，开启十三章，讲述IP包设计等相关内容，本篇内容目录简介如下：
HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。 在学习HDL语言时，笔者认为先学习VerilogHDL比较好：一是容易入门；二是接受Verilog HDL代码做后端芯片的集成电路厂家比较多，现成的硬核、固核和软核比较多。 小析VHDL与Verilog HDL的区别 学习完VHDL后觉得VHDL已非常完善,一次参加培训时需学习Verilog HDL,于是顺便“拜访”了一下Verilog HDL，才发现，原来Verilog HDL也是如此高深，懵懂中发现Verilog HDL好像较之VHDL要多一些语句，是不是Verilog HDL就要比VHDL高级些？
1、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，求这两种电路输出电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当 RC<<T 时，给出输入电压波形图，绘制两种电路 的输出波形图。
单一职责原则（Single Responsibility Principle, SRP）是软件工程中的重要设计原则之一，它强调一个类或方法应该只有一个变化的原因。换句话说，每个类或方法应只负责单一的职责。然而，在实际的代码设计中，如何将多个方法组合成一个功能的方法，同时又不违背单一职责原则，是值得深思的问题。在本文中，我们将尝试探讨这个问题，并分析在何种情况下方法的组合与单一职责原则之间的关系。
在软件开发的世界里，设计模式和原则是引导我们达成高质量代码的灯塔。单一职责原则（Single Responsibility Principle, SRP）是这些原则中的一员，它主张一个类应该仅有一个引起它变化的原因。在接口设计领域，这一原则促使我们将臃肿的接口拆分为多个更小、更专注的接口，以提高系统的可维护性和可扩展性。然而，这引出了一个问题：当我们将接口细化后，如何在更大的层面上实现抽象和整合？
VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit Hardware DescriptionLanguage，诞生于 1982 年。
硬件描述语言HDL（Hardware Describe Language） HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是 VHDL和Verilog HDL。 VHDL发展的显纾 锓ㄑ细瘢 鳹erilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog HDL两者相比， VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授 VHDL,在研究生阶段教授verilog。从国内来看， VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继 VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。 选择VHDL还是verilog HDL？ 这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。 学习HDL的几点重要提示 1.了解HDL的可综合性问题： HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。” 2. 用硬件电路设计思想来编写HDL: 学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解，而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要我们多实践，多思考，多总结。 3.语法掌握贵在精，不在多 30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。 HDL与原理图输入法的关系 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。 HDL开发流程 用 VHDL/VerilogHD语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常 VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持 VHDL/Verilog的子集，可能造成少数语法
大侠好，许久不见，近期由于疫情以及其他各种原因更新较慢，望各位大侠海涵。今天“宁夏李治廷”给各位大侠带来基于FPGA VHDL 的 FSK调制与解调，源码各位大侠可以在“FPGA技术江湖”知识星球内获取，如何加入知识星球可以查看如下文章欢迎加入FPGA专业技术交流群、知识星球！（交流群QQ、微信双向选择）。
HDL（VHSIC Hardware Description Language）是一种硬件描述语言，主要用于描述数字电路和系统的结构、行为和功能。它是一种用于硬件设计的标准化语言，能够帮助工程师们更好地描述和设计数字电路，并且广泛应用于FPGA和ASIC设计中。 在VHDL中，一个设计被描述为一个实体（entity），它包含了输入输出端口的描述。实体也包含了该设计的行为（behavior）的描述。 此外，VHDL还包括了标准库（standard library）和数学运算库（numeric package）等。 VHDL的基本语法包括关键字、标识符、注释、数据类型（如std_logic、integer等）、变量声明、信号声明、过程语句、并行操作符等。 以下是VHDL的一些基本特性和语法： 实体声明（Entity Declaration）：实体（entity）是一个设计的接口和规范，描述了设计的输入和输出信号。在实体声明中，可以指定设计的接口和端口类型。 架构（Architecture）：架构是实体的行为和功能描述。它包括了组件实例化、信号声明、过程语句等。在架构中，可以描述设计的逻辑和数据流动。 信号（Signal）和变量（Variable）：在VHDL中，信号用于描述设计中的数据传输，而变量通常用于描述局部的数据存储。信号和变量的作用在于描述设计中的数据流动和数据处理。 过程（Process）：过程描述了设计中的行为和逻辑。过程可以包括对信号和变量的操作、时序逻辑的描述等。 循环（Loop）：VHDL中也包括了循环语句，用于描述设计中的重复操作。 总的来说，VHDL是一门强大的硬件描述语言，能够帮助工程师们进行数字电路的设计和描述。通过VHDL，工程师们可以更好地理解和描述设计的结构和行为，从而实现复杂的数字系统设计。虽然VHDL的语法可能对初学者来说有一定的复杂性，但一旦熟悉了其基本特性和语法，将会成为非常有用的工具。
最近遇到个从系统中导出的报表，将不同时间段的天成本分别作了汇总，即多个时间段，对应多个天成本，如下图所示：
硬件描述语言HDL(Hardware Description Language ) 类似于高级程序设计语言. 它是一种以文本形式来描述数字系统硬件的结构和行为的语言, 用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统的逻辑功能。用HDL编写设计说明文档易于存储和修改，并能被计算机识别和处理.
在本教程中，我们将探讨如何使用 Pillow 在 Python 中水平和垂直连接图像。图像串联是将两个或多个图像组合成单个图像的过程。通过连接图像，我们可以创建令人惊叹的图像拼贴，将多个图像组合成单个图像，或创建图像序列。我们将在本文的后续部分中深入探讨使用 Pillow 加载图像、调整图像大小并最终将它们水平和垂直连接的过程。
打个还算比较形象的比喻吧，我们把门面比作建筑工地上的建筑物的表面，可以是贴有横幅，如：XXXX铁路工程局，这种比较醒目的一面，能更吸引人注意力，当人们从建筑物旁边经过时，可以看到其外部的面貌，此时并不了解其本身结构的复杂性。 在程序里门面在隐藏内部复杂性的同时，也为外部客户端提供了一个可以轻松访问的接口。
在 Serverlessconf上，IBM 发布了IBM Cloud Functions的一项新功能（作为一个IBM研究预览展示）。通过使用新工具Composer，可以比使用原有action sequences更加灵活的创建包含多个云功能的应用程序。并实现这些应用程序的协调操作与数据流的调用。
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以在ISE中进行调用。或者直接生成比特流下载文件。能够加快DSP系统的开发进度。
对于很多人来说，FPGA的开发很随意，要实现一个什么功能，在大脑里随便思考一下，就开始写逻辑，“天马行空”，水平看起来很高的样子。你若问他FPGA开发的流程，他也知道，但也仅仅局限于理论上的东西，从来不去实践，或没有这个习惯，或环境使然（例如，没人给你这个时间，我要求了，你就得立即给我干，不要让我看到你在看手册或者思考，这都是很死板的表现）。这种方式在高校尤为常见，或者不太正规的公司，功能的实现全靠导师口述，你给我实现个什么什么，很简单，这么做，那么做？
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如果你搜索Verilog和VHDL的区别，你会看到很多讨论这场HDL语言战争的区别页面，但大多数都很简短，没有很好地举例说明，不方便初学者或学生理解。
组合模式是一种结构型设计模式，它将对象组合成树形结构，以表示 "部分-整体" 的层次结构。组合模式可以让客户端以一致的方式处理单个对象以及对象的组合，从而简化了客户端的代码，增强了代码的可扩展性和可维护性。
本系列教程演示如何使用xilinx的HLS工具进行算法的硬件加速。分为三个部分，分别为HLS端IP设计，vivado硬件环境搭建，SDK端软件控制。
这一篇文章其实是参考了很多篇文章之后写出的一篇对于语言模型的一篇科普文,目的是希望大家可以对于语言模型有着更好地理解,从而在接下来的NLP学习中可以更顺利的学习. 1:传统的语音识别方法: 这里我们
实体的作用是给出实际电路的外部视图（引脚的数目，引脚的作用等），它描述了电路的封装结构。一般一个实体的结构大致如下所示：
前几期文章讲到了ECU软件更新的时候用到的几个服务，今天就来介绍一下，在具体升级过程中，我们是如何将C代码编译出来的文件下载进ECU的。
VHDL 2008对Generic有了显著的增强，不仅可以在entity中声明generic，还可以在package和function中声明generic。同时，generic支持type。我们看一个典型的案例。
在嵌入式开发中，面对的都是单个 CPU 的情况，而在这个开发过程中，我们会涉及到裸机开发或者是跑操作系统的开发，在裸机开发的过程中，整个系统是以模块的角度来看的，也就是系统在运行完了这个模块之后，再去运行另外一个模块。但是在有操作系统的情况下，我们是把系统处理的一件一件事情以任务的角度来进行划分的，这任务与任务之间是并发执行的。每个任务的运行看起来是独立的，从宏观的角度看是多个任务同时在占据着 CPU 的执行，就像是多 CPU 一样，在真正的多 CPU 系统中，每个 CPU 都有一套自己的寄存器，而为了实现这样一种多 CPU 运行的机制，那么操作系统就为每个任务用一块专用的存储空间构建了一个“虚拟 CPU”，用来保存 CPU 内存各个寄存器的信息，这块专用的存储器空间就是“任务堆栈”，有多少个任务就会有多少个任务堆栈。
在前文中，我从基础代码的角度探讨了如何运用领域驱动设计（DDD）来实现高内聚低耦合的代码。本篇文章将从项目架构的角度，继续探讨三层架构与DDD之间的演化过程，以及DDD如何优化架构的问题。
各种硬件描述语言 (HDL) 在过去几年中不断增强，确定哪种语言适合哪种设计的复杂性也随之增加。许多设计人员和组织正在考虑是否应该从一种 HDL 切换到另一种HDL。
最近经常听到“组件化开发”，那架构设计里，组件到底如何定义、设计和应用呢，今天我们一起来聊聊。
通过学习设计模式，我们知道根据目的、用途的不同，把设计模式分为创建型模式、结构型模式、行为型模式。
以Verilog文件为顶层文件，调用VHDL模块，testbench为Verilog文件。 1、新建project 2、编写.vhd文件，FPGA_VHDL.vhd，文件名与模块名称一致；
在集成电路行业飞速发展的今天，缩短产品开发的周期而又不牺牲验证过程，这不可避免地成为了商业市场的一个关键因素。Xilinx Vivado High Level Synthesis （即Vivado HLS，高层综合）。这个工具直接使用C、C++或SystemC 开发的高层描述来综合数字硬件，这样就不再需要人工做出用于硬件的设计，像是VHDL 或Verilog 这样的文件，而是由HLS 工具来做这个事情。
这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。
组合模式: 将对象组合成树形结构以表示‘部分-整体’的层次结构, 使得用户对单个对象和组合对象的使用具有一致性. 解析 组合模式描述了如何将容器和叶子节点进行递归组合, 使用户在使用时可一致的对待容
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