时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。
用Verilog写一个简单的多功能移位寄存器，并在移位寄存器的基础上进行修改，利用移位功能形成流水灯的效果 基本的功能如下：
Chrony 是一个多功能的 NTP (Network Time Protocol) 实现，类 Unix 系统上 NTP 客户端和服务器的替代品。它可以通过 NTP 服务或者类似 GPS 时钟接收器的硬件级参考时钟来同步系统时钟，具有更好的时钟准确度，并且对于那些间歇性互联网连接的系统很有帮助。Chrony 是免费开源的，并且支持 GNU/Linux 和 BSD 衍生版（比如：FreeBSD、NetBSD）、macOS 和 Solaris 等。
一辆宣称具备L4/L5自动驾驶功能的车辆，如果多个激光雷达之间的时间同步不够精确？如果传感器感知数据通过以太网传输到智驾域控制器的延迟不可控？如果智驾域控制器规划决策的结果通过以太网传输到底盘域控制器的延迟也不可控？如果座舱域内屏幕显示的变道决策与扬声器播报的声音不同步？那将仍然只是一辆适合演示或测试的无情机器，一副没有“有趣灵魂”的躯体。 自动驾驶功能对数据在传输过程的可靠性和实时性要求远超汽车以往任何功能，而作为域架构/中央计算架构下承载数据传输的车载以太网，必须具备类似当前CAN/LIN网络下数据传输的确定性、实时性能力。而TSN作为一种可以基于车载以太网提供确定性和实时性数据传输的全新网络技术，开始进入到自动驾驶产业上下游的视野。 TSN的确定性和实时性优势是建立在精确的时间同步基础之上，而TSN中用于实现精确时间同步的协议是IEEE 802.1AS，也就是业界常说的gPTP。在《时间同步，自动驾驶里的花好月圆》这篇文章中，作者介绍了PPS+PTP的全域架构下时间同步系统方案，可以认为是TSN产业尚未成熟背景下的一种最佳选择。而随着TSN上下游产业的成熟，以及自动驾驶量产落地的推进，PPS+gPTP必将契合全域架构/中央计算架构下自动驾驶功能的需求。 自动驾驶圈黑话第九期就以gPTP为切入点，介绍TSN下一种更精确的时间同步方法，同时介绍适合自动驾驶量产落地路上一种更优的时间同步架构方案。
一辆宣称具备L4/L5自动驾驶功能的车辆，如果多个激光雷达之间的时间同步不够精确？如果传感器感知数据通过以太网传输到智驾域控制器的延迟不可控？如果智驾域控制器规划决策的结果通过以太网传输到底盘域控制器的延迟也不可控？如果座舱域内屏幕显示的变道决策与扬声器播报的声音不同步？那将仍然只是一辆适合演示或测试的无情机器，一副没有“有趣灵魂”的躯体。
时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。
查看官方给出的芯片手册，我们可以看到芯片的引脚分布（见下图1），以及内部各模块的详细情况（见下图2）。
-------------------------------------这一步时间不够下可以忽略------------------
ntpd（Network Time Protocol daemon）是 Linux 操作系统的一个守护进程，用于校正本地系统与时钟源服务器之间的时间，完整的实现了 NTP 协议。
前段时间的考试题，实验环境Cisco Packet Tracer 6.2sv 一、网络拓扑如下： 2.各网段的地址基本需求如下： a.HQ 的 LAN1 网段需要 50 个主机 IP 地址。 b.HQ
组合逻辑生成时钟的典型特征是在网表中我们能够看到LUT（查找表）的输出直接连接或通过BUFG连接到时序逻辑单元比如触发器的时钟端口。最直接的危害是组合逻辑可能会产生毛刺（Glitch），从而导致电路功能错误。看个案例，如下图所示。由于毛刺的存在，计数器多计数了一次，导致错误。
1. Kintex-7 FPGA使用SRIO IP核作为Initiator，通过AD9613模块采集AD数据。AD9613采样率为250MSPS，双通道12bit，12bit按照16bit发送，因此数据量为16bit * 2 * 250M = 8Gbps；
Copper Straight-Through 是与交叉线对应的直通线，
Tclk >= Tco + Tlogic + Trouting + Tsu - Tskew
通过对《JJF 1662-2017时钟测试仪校准规范》的认识，了解时钟测试仪一般由波形整形电路、分频电路、电子控制电路、显示电路等组成，具有快速测量电能表内置时钟信号、显示秒脉冲日计时误差及频率偏差等功能，时钟测试仪广泛应用于电能表生产企业及计量部门。
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。
建立时间和保持时间是FPGA时序约束中两个最基本的概念，同样在芯片电路时序分析中也存在。
无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。
本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
XDC 与UCF 的最主要区别： XDC 可以像UCF 一样作为一个整体文件被工具读入也可以在实现过程中被当做一个单独的命令直接执行。这就决定了XDC也具有Tcl命令的特点，即后面输入的约束在有冲突的情况下会覆盖之前的约束。另外，不同于UCF是全部读入再处理的方式，在XDC中，约束是读一条执行一条，所以先后顺序很重要，例如要设置IO约束之前，相应的clock一定要先创建好。 UCF 是完全以FPGA 的视角看问题，所以缺省认所有的时之间除非预先声明是同步的，否则就视作异步而不做跨时钟域时序分析；XDC则恰
虚拟时钟通常用于设定输入和输出的延时，即set_input_delay和set_output_delay。可能有同学忘记这两个约束的用法了，这里我们再展示一下：
STA用于分析设计中的所有时序路径是否都时序收敛，其不需要输入激励。对于数字芯片设计工程师，必须要了解不同的时序路径和相关的STA概念。
同步电路的意思就是来自同一个时钟，宽松的定义是来自同一个时钟源的不同时钟（分频）也可。当不是来自同一个时钟源时，只要周期有倍数关系并且相互之间的相位关系是固定的就可以算是同步电路。
CPLL必须使用CPLLPD端口断电，直到FPGA结构中检测到参考时钟边沿。在CPLLPD无效后，CPLL必须在使用前进行复位。每个GTX/GTH收发器通道有三个专用端口用于CPLL复位。如下图所示，CPLLRESET是一个复位CPLL的输入。CPLLLOCK是一个输出，表示复位过程已经完成。
在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作。所以，在所有的程序中，我往往都在端口定义中使用同一个reset信号（其实好多时候根本就没有用到）。所以，当看到文档中提到，“不建议在FPGA设计中使用全局复位，或者说应该努力避免这种设计方式”时，许多设计人员（包括我）都会觉得非常难以理解，这种设计思想跟我们通常的认识是相冲突的！ 继续读下去，不知不觉发现这个白皮书讲的还真是在理。接下来把我的个人理解讲述一下。
在多主机协同工作时，各个主机的时间同步很重要，时间不一致会造成很多重要应用的故障，例如：加密协议、日志，集群等。利用NTP(Network Time Protocol)协议网络中的各个计算机时间达到同步。
假设存在posetive clock skew为10ns，问最高电路电路频率？系统能忍受的最大posetive clock skew。（Tset_up=1ns 、Thold=1ns 、Tcllk_q=1ns ）？
FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。 每个单元简介如下： 1.可编程输入/输出单元(I/O单元) 目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性;可以调整匹配阻抗特性，上下拉电阻;可以调整输出驱动电流的大小等。 2.基本可编程逻辑单元 FPGA的基本可编程逻辑单元是由查找表(LUT)和寄存器(Reg
这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这里我们把DDR3的MIG的IP Core挂在Microblaze下，用很简单的程序就可以进行DDR3的测试。
有关 System Generator 的安装以及简介可以参考我之前的博客 Matlab Simulink支持system generator插件，本文将初体验 System Generator，以达到如下目的：
首先将上次设计的滤波器文件copy一份进行备份，后面还会有用到的时候，或者之后再改回去都可以。
注：零基础学会FPGA时序约束。本期推送配套相关独家教学视频，关注公众号，后台回复“时序分析培训”或留下您的邮箱，即可获取视频链接。视频内容是由团队郑圆圆同学讲解，欢迎批评指正。以下是节选的视频片段。
本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析，预计第五讲或第六讲开始编写verilog代码设计FIR滤波器，不再调用IP核。
C、FPGA 的 ChipScope 设置同样的采样深度，如果想一次观测更长时间的信号波形，可以将采样时钟换成更高频率的时钟
参考手册 : S3C2440.pdf , 章节 : 7 CLOCK & POWER MANAGEMENT , Page 235;
GPS北斗卫星同步时钟在金融、国防、电力、通信等系统的诸多领域中得到了广泛的应用，而卫星同步时钟的利用方式也不尽相同。主要包括IRIG-B码、网络时间协议NTP、IEEE1588ptp等同步方式。本文将同步时钟常用授时方式进行汇总。
作者曾在 2015 年写过一版深度学习硬件推荐的文章，但如今计算机硬件的迭代速度非常快，因此作者在近期将原来的文章进行了大幅改动，写出了第二版深度学习硬件推荐。
容器集群对时间同步要求高，实际使用环境中必须确保集群中所有系统时间保持一致，openstack官方也推荐使用chrony代替ntp做时间同步。
I2C（Inter-integrated Circuit）总线支持设备之间的短距离通信，用于处理器和一些外围设备之间的接口，它只需要两根信号线来完成信息交换。I2C最早是飞利浦在1982年开发设计并用于自己的芯片上，一开始只允许100kHz、7-bit标准地址。1992年，I2C的第一个公共规范发行，增加了400kHz的快速模式以及10-bit扩展地址。在I2C的基础上，1995年Intel提出了“System Management Bus” (SMBus)，用于低速设备通信，SMBus 把时钟频率限制在10kHz~100kHz，但I2C可以支持0kHz~5MHz的设备：普通模式（100kHz即100kbps）、快速模式（400kHz）、快速模式+（1MHz）、高速模式（3.4MHz）和超高速模式（5MHz）。
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最近有很多大侠在交流群里讨论PCI总线，PCI作为高速接口之一，在当下的FPGA产品设计研发中，地位举足轻重，应用广泛，今天给大侠带来PCI Express 系列连载，今天带来第十七篇，PCIe总线概述，包括PCIe总线的基础知识（端到端的数据传递、PCIe总线使用的信号、PCIe总线的层次结构、PCIe链路的扩展）等相关内容。希望对各位大侠的学习有参考价值，话不多说，上货。
从结构上而言，DSP48可分为输入寄存器组、MUX、乘法单元、算数逻辑单元（ALU）和输出寄存器组。如下图所示。
图2.1和2.2给出了UltraScale结构的时钟结构。从图中可以看出，基本的结构是由表示分段时钟行和列的CR块构成的CR以一个单元的方式排列，从而构造出行和列。每个CR包含切片、DSP、36KB的BRAM。在每个CR中，所包含这些资源的数目在行方向上可能不同，但是在垂直方向上是一样的。每个CR的高度是60个CLB、24个DSP和12个BRAM,从而为元器件构建了这些资源的列。
上面我们讲的是时钟周期约束，默认按照单周期关系来分析数据路径，即数据的发起沿和捕获沿是最邻近的一对时钟沿。如下图所示。
乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口 RAM(DPRAM)、单口 RAM(SPRAM)、FIFO 等。
摘要：随着电子政务的不断发展，许多省份都建立了自己的政务网络，使用的网络设备和服务器日益增多，这些设备都有自己的时钟，是可以调节的，因此网络中的所有设备和主机的时间无法保证是同步的，经过长期运行，时间差会越来越大，这种偏差在单机中影响不太大，但随着各种网络应用的不断发展，对时间的要求也越来越高，时间不同步会引发许多意想不到的问题，接下来我们结合实际的网络架构，讨论NTP在政务网中的解决方案。
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