收到碎碎思寄来的基于 iCE40UP5k 的 OpeniCE 板，经过一番尝试，我可以在 Windows 系统进行 FPGA 开发，在此将一些经验分享给大家。
Yosys是一个开源综合工具，支持Verilog 2005。代码地址：https://github.com/YosysHQ/yosys
AR外科手术公司Augmedics完成830万美元A轮融资 日前，以色列外科手术可视化AR系统开发公司Augmedics宣布完成830万美元A轮融资，由AO Invest领投。据了解，Augmedic
原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及G比特收发器组件。下面分别对其进行详细介绍。 在Vivado 中可以打开所有支持的原语，位置如下：
2、然后执行备份命令，执行 sudo cp sources.list sources.list.backup 对源文件内容进行备份，以防万一。
所有现代FPGA的配置分为两类：基于SRAM的和基于非易失性的。其中，前者使用外部存储器来配置FPGA内的SRAM后者只配置一次。
Xilixn FPGA提供了一种在线升级的方式，可以通过ICAP指令实现。ICAP(Internal Configuration Access Port) 指的是内部配置访问端口，其主要作用是通过内部配置访问端口（ICAP），用户可以在FPGA逻辑代码中直接读写FPGA内部配置寄存器（类似SelectMAP），从而实现特定的配置功能，例如Multiboot。FPGA实现IPROG通常有两种方式，一种是通过ICAP配置，一种是把相关指令嵌入bit文件中。与通过bit文件实现IPROG相比，通过ICAP更灵活。对Xilinx FPGA的升级其实是Multiboot的操作。如下图所示，基地址存放的是Golden Image(bootloader)，而高地址存放的是MultiBoot Image。小编会在本文对Xilinx 7系列的MulTIboot做一些简单介绍。
在芯片架构设计领域中，可重构计算技术并非一项新的存在。20世纪60年代末，加利福尼亚大学的Geraid Estrin首次提出重构计算，过去二十余年后，Xilinx才基于这一原型系统推出该技术的重要分支——FPGA架构，正式开启现代重构计算技术。
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
对于7系列的FPGA，共有3个系列，每个系列都有各自的高速收发器，称为吉比特收发器，即Gigabit Transceiver，简称为GT。
RISC-V（跟我读：“risk----------------five”）是一个基于精简指令集（RISC）原则的开源指令集架构（ISA）。
用过单片机的朋友都知道，单片机芯片内部都有一串序列号，比如STM32，称之为Unique device ID，是一个96Bit的只读数据。
Xilinx 7系列FPGA全系内置了一个ADC，称为XADC。这个XADC内部是两个1Mbps的ADC，可以采集模拟信号转为数字信号送给FPGA内部使用。XADC内部可以直接获取芯片结温和FPGA的若干供电电压（7系列不包括VCCO），用于监控FPGA内部状况。同时提供了17对差分管脚，其中一对专用的模拟差分输入，16对复用的模拟差分输入，不使用的时候可以作为普通的User I/O。
上文中配置输出差分时钟，BUFG驱动后直接转单端从时钟管脚输出了，而参考 https://blog.csdn.net/zkf0100007/article/details/82559250 中使用了原语ODDR对BUFG输出的时钟又做了处理，本文探讨一下ODDR用于时钟输出时的作用。
本文列出了FPGA设计中常见的十个错误。我们收集了 FPGA 工程师在其设计中犯的 10 个最常见错误，并提供了解决方案的建议和替代方案。本文假定读者已经具备 RTL 设计和数字电路方面的基础。接下来让我们深入探讨在FPGA 设计中要避免的 10 大错误。
RGMII是GMII的简化版本，发送端信号：TXD[3:0]、 TX_CLK、TX_EN，接收端信号：RX_DV、RXD[3:0]、RX_CLK，当Clock=125MHz，数据位宽4bit（一个时钟周期里，上升沿取TX\RX的0-3bit，下降沿取TX\RX的4-7bit，所以实际还是在一个时钟周期里传输8bit数据），1000Mbps=125 MHz *8bit、100Mbps=25 MHz *8bit、10Mbps=2.5MHz *8bit。
今天给大侠带来了FPGA几大厂商介绍，话不多说，上货。有些大侠近期在学习FPGA，但是你知道FPGA的几大厂商有哪些么，今天我们就来聊聊全球比较知名的FPGA几大厂商和国产FPGA厂商。
最近公司在进行FPGA国产化方案的准备工作，正在做市场的调研，也约了国内几家FPGA厂商的市场工程师来交流。
首先，什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的例化和使用方式一样。可以在Vivado中的Tools->Language Templates中查看都有哪些XPM可以例化。
OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2(位于HP I/O banks)和OLOGIC3(位于HR I/O banks)。
本次调试的主要任务是调通FPGA板子（型号为690T）上的24个GTX接口（对应于24个SGMII接口）。每个BANK上有4个GTX接口，每个接插件上也是4个GTX接口。如下图所示。
在复杂的FPGA设计中，设计时钟方案是一项具有挑战性的任务。设计者需要很好地掌握目标器件所能提供的时钟资源及它们的限制，需要了解不同设计技术之间的权衡，并且需要很好地掌握一系列设计实践知识。不正确的设计或次优的时钟方案可能会导致在最好情况下较差的设计性能，或者在最坏情况下的随机和难以查找的错误。
“重构”对于刚接触FPGA的人来说，可谓十分神秘，对于已经入门的人来说很“简单”，但是你真的了解FPGA的重构吗？
每个 Slice 有 8 个 FF 。四个可以配置为 D 型触发器或电平敏感锁存器，另外四个只能配置为 D 型触发器，但是需要记得是：当原来的四个 FF 配置为锁存器时，不能使用这四个 FF 。 FD
存储单元在FPGA设计中几乎是不可或缺的。无论是单端口（SP）、简单双端口（SDP）或真双端口（TDP），也无论是采用BlockRAM或分布式RAM（Distributed RAM）实现，都可以采用如下几种方式：
本文主要介绍说明XQ6657Z35-EVM评估板Cameralink回环例程的功能、使用步骤以及各个例程的运行效果。
由于工作很忙，所以一直没有时间来胡乱写写，需要注意的是文章内容不涉及任何秘密，纯粹来源自公开的数据手册以及Xilinx工具及其网站，文章内容严谨性以及真实性纯粹本人妄自理解，爱信不信！周末半夜抽空记录下需要速记的东西，所以就长话短说！
“高并发 高性能 高可用”一直以来作为搬砖界用力搬砖的口号。由于CPU一次读取存储数据的长度有限，比如32bit的平台修改int64需要被拆分成两次写操作，更何况对于结构体的赋值，那么对于高并发场景下我们怎么才能保证数据的完整性和一致性呢？
Boundary-scan is an integrated method for testing interconnects on printed circuit boards (PCBs) that are implemented at the integrated circuit (IC) level.
父子进程间交互执行是指用一种同步原语，实现父进程和子进程在某一时刻只有一个进程执行，之后由另外一个进程执行，用一段代码举例如下：
FPGA是实现高性能计算与网络的重要工具，得益于其高度的并行性与用户可编程的特性，FPGA得到了越来越广泛的应用。FPGA由CLB（Configurable Logic Block，可编程逻辑单元）、BRAM（Block RAM，块RAM）、DSP48E1（专用数字处理单元）、可编程布线资源、可编程IO资源等部分组成，其中，CLB是实现逻辑功能的基础，Xilinx 7系列FPGA CLB内部结构如图1.1所示[1]。
我们完成Vivado的工程后，大部分情况不能把整个工程的源代码都直接给客户或者其他工程师，需要我们先进行一些封装后再给他们，就像软件代码中会编译成dll后再Release给别人。
最近几天笔试，发现好多的线上笔试都会有视频监考的功能，个人对其挺感兴趣，所以花了一天时间，研究了一下，写了一个小demo，下面说的有任何纰漏希望大家多多指正，下面开说了，大多数的视频监考就是通过浏览器，获取你电脑上的摄像头，来实现视频监考的功能的，所以相当于你的电脑是客户端，而公司那边是服务器，所以这大体上是一个客户端服务器模式，但是要通过浏览器来做客户端，通过浏览器来做服务端，这时候就要涉及到浏览器和浏览器之间的通信了，但是浏览器和浏览器之间直接通信比较困难，所以还是要用一个中间服务器来做转发，通过中间服务器做好连接后，那么在通信过程中，就是浏览器之间端到端的交互了，就不需要服务器的干预了。
Verilator是一个 Verilog 仿真器和 C++ 编译器，它还支持 linting：静态分析设计问题（代码校验工具）。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL(https://projectf.io/posts/verilog-sim-verilator-sdl/) 进行图形仿真。
本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。
SGMII接口（开启自协商）调试分为三个步骤，先测试SGMII最基本功能仿真、再测试SGMII最基本功能自回环上板、最后直接测试开启自协商功能后上板
北京时间4月7日晚，在著名的网红打卡地，百年老首钢工厂遗留下的工业建筑群——首钢园，英特尔新一代至强处理器面世。
SDI接口，全称是“数字分量串行接口(Serial Digital Interface)”。按速率可分为标准清新度SD-SDI、高清标准HD-SDI和3G-SDI，其对应速率分别是270Mb/s、1.485Gb/s和2.97Gb/s。目前在航空航天、军事、医疗、交通等领域，SDI的应用广泛度仅次于CameraLink接口。
第一种是功能性的，仿真一下就能查到原因，并且这类问题往往是确定性的，也容易重现和解决，比如本公众号之前介绍的搭建仿真环境的一些方法：Modelsim的安装与使用，用Modelsim独立仿真带Vivado IP核的仿真工程，如何用ModelSim 独立仿真ISE的仿真工程。这类问题中稍微有难度的就是仿真环境不容易重现的，或者需要跑很长时间仿真才能重现的，这一类问题本公众号之前介绍过一种解决方案，详见：Vivado进行FPGA调试“犯罪现场”，在仿真环境中重现方法；
FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
题目可能有点大，主要介绍Xilinx和Altera公司的主流芯片的选型（包括中低高端产品的介绍）和两大厂家的命名规则，主要看封装和逻辑数量。
Xilinx任何一款FPGA型号都有一个唯一的IDCODE，用来区分不同的产品，同一型号不同封装的FPGA IDCODE是一致的，可以通过JTAG、ICAP原语、AXI_HWICAP IP核等多种方式读取。常见的应用场景是同一套代码兼容不同的芯片型号，比如现在使用的是XC7A35T，新产品更换成了XC7A100T，两个芯片的封装不同，管脚配置也不同，而这两种硬件需要使用一套C/Verilog代码，这样就可以通过读取IDCODE，来进行自动区分不同的硬件，分别进行不同的处理方式。本文介绍Xilinx所有FPGA芯片型号IDCODE的获取方法，一共4种方式，总有一种适合你，这些方法同样适用于别的厂家的FPGA/MCU，比如Intel，Lattice，Microchip等等。
LOB (Large Objects) 分为：CLOB和BLOB，即大文本和大二进制数据 CLOB：用于存储大文本 BLOB：用于存储二进制数据，例如图像、声音、二进制文件 在mysql中,只有B
例如， 罗马数字 2 写做 II ，即为两个并列的 1。12 写做 XII ，即为 X + II 。27 写做 XXVII, 即为 XX + V + II 。
本文主要介绍基于Vivado的FPGA案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4。其中案例包括led_flash案例、key_test案例、ibert_eyescan案例、udp_10g_echo案例、fmc_ad9706_ad9613案例、bram_srio_target案例。
xilinx 的触发器是 高电平触发，所以建议使用 rst， 如果是 rst_n,则会增加额外的非逻辑
本文主要介绍FPGA视频开发案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4。
二、设计文件输入 Flow Navigator–Project Manager–add sources或Sources窗口的
学习目标：首先是解析测试例子给出的对于常用字段的理解，然后是pull解析常用套路方法，最后是xml的2种生成方式。
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