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再谈systemverilog中automatic与static

前段时间写过一篇关于automatic的文章,最近又看到总结一下: 本次仿真器是questa sim 10.6c。 上次的传送门在这。...systemverilog之Automatic 如果变量被声明为automatic,那么进入该方法后,就会自动创建,离开该方法后,就会被销毁;而static则是在仿真开始时就会被创建,直到仿真结束,可以被多个方法...通过几个栗子看其区别: ex1: function automatic int auto_cnt(input a); int cnt = 0; cnt += a; return...后,cnt默认为automatic,仿真结果如下: # @1 auto_cnt = 1 # @2 auto_cnt = 1 ex2: function automatic int auto_static_cnt...上述代码仿真结果为: # @1 def_cnt = 1 # @2 def_cnt = 2 ex6: function int def_cnt_auto(input a); automatic

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