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第3讲 HLS设计流程之基本概念介绍

传统的RTL设计流程包括设计输入、功能仿真、设计综合、布局布线和系统调试这样的几个步骤,而且这个过程往往需要反复迭代,毕竟通常很难保证功能仿真一次通过或者系统调试没有任何bug。HLS设计流程是基于C的设计流程,因此要在C这个层面完成设计输入和功能验证,同时还要保证生成的RTL代码的功能与对应的C代码的功能完全一致,这就多了一个C/RTL协同仿真(C/RTL Co-simulation)。这样,整个设计流程就包括采用C描述的设计输入、算法功能验证、C综合(生成RTL代码)、C/RTL协同仿真,后续就可以将生成的RTL代码融入的设计中完成RTL的综合与布局布线了。从这个流程中可以看到,HLS设计流程有两个显著特征:在C层面描述算法;在C层面验证算法。这是其相比于RTL更为快捷的一个重要原因。

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第15讲 for循环优化:基本性能指标

在算法建模时,for循环经常被用到(能用for循环就不要用while循环,因为for循环会让代码更紧凑)。因此,Vivado HLS提供了针对for循环的多种优化方法,例如,loop pipelining(for循环流水),loop merge(合并for循环), loop dataflow(设置数据流),unroll(展开for循环),loop parallelism(循环的并行性)等,但更重要的是遵循指定的代码风格,否则这些优化方法将无法使用。例如,如果for循环的边界是个变量而非固定常数,那么将无法使用unroll优化方法。从这个角度而言,最好在算法建模前了解这些基本的代码风格。这些代码风格可在Vivado HLS中看到。具体操作如下:打开Vivado HLS,点击Open Example Project,点击Coding Style Examples,即可看到以loop开头的目录,创建工程即可进一步了解,如下图所示。

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第5讲 如何处理任意精度的数据类型

提起C/C++中本身的数据类型(native data types),我们会想到char、int、long等。这些数据类型对应的位宽是以8为边界的。相比于软件开发,FPGA设计中数据的位宽(也可称之为字长)是一个非常重要的因素。例如:一个输入数据均为18bit的乘法运算需要消耗1个DSP48,若输入数据位宽增至32bit,则需要消耗4个DSP48。可是C本身是无法声明一个18bit的数据。为此,Vivado HLS对数据类型做了扩展,设置了任意精度数据类型,以满足硬件设计的需求。更为重要的是,这种任意进度的数据类型继承了原有C数据类型所支持的操作,使得FPGA开发更为高效。此外,对于复合数据类型struct和enum,Vivado HLS也是支持的。

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