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    FPGA逻辑设计回顾(6)多比特信号的CDC处理方式之异步FIFO

    异步FIFO是处理多比特信号跨时钟域的最常用方法,简单来说,异步FIFO是双口RAM的一个封装而已,其存储容器本质上还是一个RAM,只不过对其添加了某些控制,使其能够实现先进先出的功能,由于这个功能十分的实用,因此得以广泛应用。真双口RAM可以实现在一端存储,另一端读取的功能,两端的时钟可以不同,将数据存入一个容器,再取出来,这个过程在双口RAM的两端完全不存在亚稳态的问题。由于异步FIFO的实现中也存在数据的存取问题,和双口RAM类似,再加上空满信号的控制,存在跨时钟域的问题,因此只要处理好,空满信号的判断中的跨时钟域问题,就可以使用FIFO解决多比特信号的跨时钟域问题。下面从多个方面来了解一下,异步FIFO的内容,最后会给出异步FIFO的一种普遍的实现方式及其仿真,让我们一起进入今天的内容吧。

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    二进制、八进制、十进制、十六进制关系及转换[通俗易懂]

    八进制转换成十进制: 这里我就直接上示例了: 十进制48转换位八进制的表示: 计算过程 结果 余数 48/8 6 0 结果为60,这里需要特别注意的是,千万不要受二进制的影响,非要得到结果为1,这里不可能为1,因为进制基数变成了8,所以,48/8得出的结果是6,已经比进制基数8更小了,就没有再计算下去的必要(因为再计算下去就是6/8,结果是0了),于是从结果6开始,倒序排列各步骤的余数,得到的结果就是60(10进制转换成8进制的时候,一旦得到的结果比8更小,则说明是最后一步了)。 十进制360转换为八进制表示: 计算过程 结果 余数 360/8 45 0 45/8 5 5 结果5比进制基数8小,所以结果就是550。 十六进制转换为十进制: 十进制48转换位十六进制的表示: 计算过程 结果 余数 48/16 3 0 十六进制与8进制一样,只要得到的结果比进制基数更小,则停止运算,所以结果是30。 十进制100转换位十六进制的表示: 计算过程 结果 余数 101/16 6 5 结果为:65。

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