SFP线速率一般为4.25Gb/s、2.125Gb/s和1.0625Gb/s。在ZynQ 7000手册ug476中可以看到不同接口支持的典型参考时钟，如下图。
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
时钟周期：时钟周期也称为振荡周期，定义为时钟频率的倒数。时钟周期是计算机中最基本的、最小的时间单位。在一个时钟周期内，CPU仅完成一个最基本的动作。
典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。
最近遇到一个问题，我们假设一个嵌入式系统板件，使用10M晶振，并且倍频后运行于40M时钟。我们以Microchip的8位单片机PIC18f46k22为例子来说明。我们知道时钟是整个系统的基础，所有的外
【摘要】 🌈🌈🌈 大家好呀，很久没有写canvas小案例了，今天写一个canvas的时钟案例。效果可能看起来比较简单，没有那些花里胡哨的，不过，它涉及的canvas知识点是比较多的，初学canvas那是必定要会的。下面手把手带你快速实现~ 一.先看效果： 🌈🌈🌈 大家好呀，很久没有写canvas小案例了，今天写一个canvas的时钟案例。效果可能看起来比较简单，没有那些花里胡哨的，不过，它涉及的canvas知识点是比较多的，初学canvas那是必定要会的。下面手把手带你快速实现~ 📷 二.实现步骤（源码在
什么是静态时序分析？静态时序分析就是Static Timing Analysis，简称 STA。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。
在CAN总线系统中，波特率的计算是一个关键步骤，它确保网络上的所有设备能够以相同的速率进行通信。
智能驾驶区域网关架构并未采用车载以太网总线进行连接，而是采用传统的 CAN 总线、FlexRay 或 MOST 总线进行通信，若该架构被装配有 L4/L5 的自动驾驶功能的车辆采用，则可能会出现多个摄像头、激光雷达之间的时间同步不够精确而导致图像数据与点云数据不匹配，座舱域控制器显示屏的驾驶策略与扬声器发出的提示声音可能不同步，或者传感器采集感知数据传输到自动驾驶域控制器的时间延迟达不到要求，那么无疑该 L4/L5 的自动驾驶功能的车辆仅仅停留在演示的 Demo 车，无法真正实现 L4/L5 的自动驾驶功能。
本文不在此介绍太阳高度角、方位角是什么，相关概念请移步Wikipedia。鉴于很多相关专业人员需要计算太阳高度角、方位角，而网上介绍的公式多数或是不正确，或是杂乱无章。作者经查阅相关理论和教程，在此整理了下太阳高度角、方位角等的计算公式，并根据此公式做出了相关产品，通过了检验。如有错误，请各位指正。
其内部TX 和 RX 时钟分频器可以单独从 QPLL 或 CPLL 中选择时钟，允许 TX和 RX 数据通道使用不同的参考时钟输入在异步频率工作。
STM32H750 的实时时钟是一个独立的 BCD 定时器/计数器，且带了日历功能，它提供一个日历时钟、两个可编程闹钟中断，以及一个具有中断功能的周期性可编程唤醒标志。
假设存在posetive clock skew为10ns，问最高电路电路频率？系统能忍受的最大posetive clock skew。（Tset_up=1ns 、Thold=1ns 、Tcllk_q=1ns ）？
BCD码为使用4个bit表示一个十进制位数，即123的BCD码为0x123，余3码表示BCD码基础上加3（十进制），例子如下，对于26而言：
在现代社会中，网络已成为我们生活和工作中不可或缺的一部分。而网线作为网络传输的重要媒介，其传输距离的限制是大家普遍关注的问题。本文将深入探讨网线传输距离限制的原理，并介绍与之相关的计算公式，希望通过本文的介绍，读者能更好地理解网线传输的原理和限制，并且能知道为啥网线一般限制100米。
时序收敛是FPGA设计都要面临的问题。要解决时序收敛就要找到导致时序违例的根本原因。时序违例以同一时钟域内的触发器到触发器的建立时间违例最为普遍，优先解决这类时序违例将加速时序收敛。
NTP(Network Time Protocol, 网络时间协议)是基于UDP的一种用于计算机时间同步的应用层协议，NTP使用协调世界时(UTC)以极高的精度同步计算机时钟时间，例如在局域网(LAN)中低至1毫秒，在互联网上则在数十毫秒内。
保持时间的目的是防止下一次的数据传输过快，将本次的数据冲刷掉，是对上次数据时间的约束。经过Tsu建立时间之后，触发器进入建立时间阶段，在该阶段最担心的问题是下一次的数据来的太快，导致还未满足保持时间的要求。
Tco即D触发器时钟到输出延时，指的是时钟信号在寄存器引脚上发生转变之后，在由寄存器的数据输出引脚上获得有效输出所需要的最大时间，也叫做Tclk_q。
CFS为了实现公平，必须惩罚当前正在运行的进程，以使那些正在等待的进程下次被调度。
1.问题背景 XR809/XR871/XR808/XR872上timer如何使用
emlog侧边栏复古翻牌时钟效果。（涛先森原创） 小编发现，本博客的后边侧边栏总是觉得空空的，反复思索了一下，决定加个时钟 但是时钟现在的人体艺术时钟已经泛滥，思索着整一个新的。 放
在上一篇博客 【Linux 内核】CFS 调度器 ② ( CFS 调度器 “ 权重 “ 概念 | CFS 调度器调度实例 | 计算进程 “ 实际运行时间 “ ) 中 , 计算了 进程 在 CPU 上的 " 实际运行时间 " , CPU 的总时间是 CPU 的调度区 大小 , 则 进程 在 CPU 上执行的进程 可获取到的 CPU 时间 计算公式如下 :
本文首发自：FPGA逻辑设计回顾（10）DDR/DDR2/DDR3中的时序参数的含义[1]上篇文章：FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异[2]有提到，制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。CAS延迟始终是这些序列中的第一个数字。
-------------------------------------这一步时间不够下可以忽略------------------
DIMM：Dual-Inline-Memory-Modules,即双列直插式存储模块。168个引脚，64位。
在搜索栏中输入 MIG，此时出现 MIG IP 核，找到 DDR4 SDRAM(MIG)。
Brief 说来惭愧虽然刚接触计算机时已经学过原码、反码和补码的内容，但最近重温时却发现“这是什么鬼东西”，看来当初只是应付了考试了而已。本篇将试图把他们说个明白，以防日后自己又忘记了。 在深入之前，我们先明确以下几点： 1. 本篇内容全部针对有符号数整数； 2. 对于有符号数整数，其在计算机中的存储结构是 符号位 + 真值域。其中符号位为0表示正数，1表示负数； 3. Q：既然已经有原码，那么为什么还要出现反码、补码等数值的编码
计算FIFO深度是FIFO设计中常遇到的问题。当异步FIFO读写端口的throught-put(吞吐量)不同时，会遇到数据丢失的问题，这时就需要考虑FIFO的Deepth问题了，即为满足读写流畅不卡顿（数据不丢失）时，FIFO的Deepth的最小值。
在由单片机构成的微型计算机系统中，由于单片机的工作常常会受到来自外界电磁场的干扰，造成程序的跑飞，而陷入死循环，程序的正常运行被打断，由单片机控制的系统无法继续工作，会造成整个系统的陷入停滞状态，发生不可预料的后果，所以出于对单片机运行状态进行实时监测的考虑，便产生了一种专门用于监测单片机程序运行状态的模块或者芯片，俗称：看门狗
一、LCD显示图像的过程如下： 其中，VSYNC和HSYNC是有宽度的，加上后如下： 参数解释： HBP(Horizontal Back Porch)水平后沿：在每行或每列的象素数据开始输出时要插入的
体系结构指指令集体系结构，即指令集的规范，而微体系结构是指体系结构的具体逻辑实现，同一种指令集体系结构可以用不同的微体系结构，并采用不同的流水线设计，不同的分支预测算法等。
如果去测试代码运行的时长，你会选择哪个时间函数？一般第一时间想到的函数是 Date.now 或 Date.getTime。
背景：在系统性学习FFmpeg时，发现官方推荐教程还是15年的，不少接口已经弃用，大版本也升了一级，所以在这里记录下FFmpeg4.0+SDL2.0的学习过程。
时钟是嵌入式系统中非常重要，但又常常被忽视的地方。它的成本只占整个系统的一个零头，但由于时钟的停振，或其它异常最终导致厂商付出高昂代价的案例却并不少见。下面我们看一下在时钟设计中应该注意的一些问题。
Tclk >= Tco + Tlogic + Trouting + Tsu - Tskew
本文是AVB系列文章的第二篇，主要介绍AVB协议族中的精确时钟同步协议gPTP(IEEE Std 802.1AS-2011)。
参考手册 : S3C2440.pdf , 章节 : 7 CLOCK & POWER MANAGEMENT , Page 235;
延时函数，作为一种常用函数，在不同的领域有不同的用处。而在嵌入式以及C语言的编写中，我们常常遇到需要自己来编写延时函数的情况，这种情况之下，了解其原理就显得必要。
每个QUAD都包含一个QPLL，QPLL可以被同一个Quad内的transceiver共享，但是不能被其他Quad内的transceiver共享。
1、CMOS即互补型金属氧化物半导体，为CMOS数字集成电路的基本单元，常见的有CMOS与门、非门等
基于FPGA的Sobel算子（三） 之Cordic坐标系转换电路 1.前期预处理：完成坐标象限转换。 2.完成n次迭代工作：采用菊花链式结构设计。 3.后期处理工作：恢复象限转换，增益补偿。 1.预处理模块 预处理主要负责象限转换工作，主要是将输入四象限坐标转换到第一象限的前半象限，即0°~45°。 转换工作十分简单，只需提取输入x和y的坐标绝对值作为输出，即可将坐标转换到第一象限，同时判断x和y的绝对值大小，当y>x时，将x和y调换即可将坐标转换到第一象限的前半象限。 模块需要记录x和y的象限信息，包括半
首先是框图的最右边FPGA TX Interface，即FPGA TX接口，它是FPGA通往GT Transceiver TX数据通路的通道。
实时时钟 (RTC) 是一个独立的 BCD 定时器/计数器，提供具有可编程闹钟中断功能的日历时钟/日历，可用于管理所有低功耗模式的自动唤醒单元。在配置RTC时钟时预分频器是关键指标，通过配置预分频器可以自定义计数周期。
• 教官首先发出“齐步—–走”的命令，大家听到“齐步”二字后，开始调整动作，最终所有人实现动作同步。
展频技术引入的目的是为了解决电子产品的电磁干扰（EMI)问题。EMI会引起电路性能的降低，严重情况可能会导致整个系统失效，因此相关机构制定了电磁兼容（EMC)规范，要求上市的电子产品必须满足规范要求。降低EMI的方法有很多，比如:屏蔽、滤波、隔离、铁氧化磁环、信号边沿控制以及在PCB中增加电源与地层等等，在实际应用中可灵活使用。展频技术是一种有效且低成本的解决方法，相比以上解决方法，时钟展频是通过时钟内部集成电路调制频率的手段来达到抑制EMI峰值的目地，其不仅调制时钟源，其他的同步于时钟源的数据、地址以及控制信号，在时钟展频的同时也一并得以调制，整体的EMI峰值都因此减小。可以说，时钟展频是系统级的解决方案，这是展频技术相比其他抑制EMI措施的最大优势。
DVIIN1_CLK为输入视频源的随路时钟，用于检测分辨率的时钟，行分辨率的检测从视频源的数据有效信号DVIIN1_DE的上升沿开始计数，直到DVIIN1_DE的下降沿对HsNum锁存输出。列分辨率的检测的是一个DVIIN1_HS有效期间检测DVIIN1_DE的上升沿或者下降沿个数（实现方式如下），然后在DVIIN1_HS的下降沿将VsNum锁存输出。
下图显示了时钟抖动的基本概念。假定PLL生成时钟频率为100MHz，那么周期就是10ns。理想情况下，时钟上升沿将出现在0ns、10ns、20ns、30ns等时刻。然后，PLL并非是一个理想时钟源，所以，实际的时钟上升沿可能会出现在0ns、9.9ns、20.1ns、29.8ns等时刻。换言之，实际是时钟沿将出现在nT-jitter到nT+jitter的范围内（这里n为整数）。需要注意的是图中时钟边沿的不确定性对于时钟上升沿和时钟下降沿都是有效的，前者为整周期抖动，后者为半周期抖动。为方便起见，我们只讨论整周期抖动。
LDC1314的每个测量通道会连接一个LC谐振器，然后LDC1314驱动谐振器产生震荡，在LC谐振器的电感中会通过交流电，进而会产生电磁场。往这个电磁场中放入导体，导体表面会感应出涡流，涡流的大小与导体的大小、构成、与电磁场的距离有关。导体中的涡流也是交流，进而会产生它自己的磁场，并且与LC谐振器的电感产生的磁场相反，进而影响LC谐振器的震荡频率。LDC1314会不停的测量LC振荡器的震荡频率，用户通过读取震荡频率就可以判断，是否有导体放入检测器中。
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