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    数字IC笔试题(5)——静态时序分析【hold time裕量计算】【时序违例计算】

    输入端口经过与门到达 flop2 的路径不需要分析(已经设置了fasle path伪路径,不进行时序分析); (2)B输入口输入延时 input delay 为 5 ns,如下图所示,B 输入有效跳变发生在时钟 CLK...有效沿 5 ns 后; (3)CLK 输入端口到达 flop1 的 CK 时钟口有路径延时 0.3 ns,如下图所示; (4)CLK 输入端口到达 flop2 的 CK 时钟口有路径延时 0.5 ns...,即相对 flop1.CK 有 0.2 ns 延时,如下图所示; (5)flop1 的 Q 输出相对 flop1.CK 延时 Tco(即图中 Tck2q); (6)flop1 的 Q 输出到达 flop2...的 D 输入端还需要 Tdata(或者叫 Tlogic); (7)上述时间要大于 Tskew 时钟抖动 和 Th 保持时间,否则可能出现亚稳态,Tck2q + Tlogic - Tskew - Th...Data Arrival Time = next launch edge + Tclk1 + Tco + Tdata,下一个数据发起沿开始,加上Tclk1(时钟到达第一个寄存器的路径延时),加上Tco(clk

    2.3K20

    PLL_CLK引发的降帧问题

    三、PLL_CLK值有问题 好在驱动工程师突然告诉我说PLL_CLK有问题,从475改成了560问题就解决了。 当时我就一面懵逼,PLL_CLK是什么东西,这个数值代表什么意思。...3.1 PLL_CLK是什么 PLL_CLK就是图中CLK的那段波的频率,也就每秒一次高低电频发生的次数。...转自诺比亚团队 3.2 CMD屏PLL_CLK计算公式 (Data rate) = width * height * 1.2 * total_bit_per_pixel * frame_per_second.../ total_lane_num DSI采用的是双边采样,则clk等于数据速率的一半,也就是说一个clk周期内传送2位,所以你计算出来的值还要除以2 即PLL_CLOCK = Data rate /...经过计算我们屏幕PLL_CLK合适的值应该是559左右 width = 1080 (屏幕分辨率是1080 * 2400) height = 2400 total_bit_per_pixel = 24 (

    2.3K31

    PAT算法题学习笔记

    同时还有一个常数CLK_TCK,给出了机器时钟每秒所走的时钟打点数。...我们只要在调用f之前先调用clock(),获得一个时钟打点数C1;在f执行完成后再调用clock(),获得另一个时钟打点数C2;两次获得的时钟打点数之差(C2-C1)就是f运行所消耗的时钟打点数,再除以常数CLK_TCK...这里不妨简单假设常数CLK_TCK为100。现给定被测函数前后两次获得的时钟打点数,请你给出被测函数运行的时间。 输入格式: 输入在一行中顺序给出2个整数C1和C1。...输入样例: 123 4577973 输出样例: 12:42:59 const CLK_TCK = 100; function f (c1, c2) { let seconds = (c2...- c1) / CLK_TCK; let h = Math.floor(seconds / 3600); let m = Math.floor((seconds - h * 3600)

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