非官方板卡也需要在官方提供的历程上进行修改，这样节省时间，而且AD936X的IP也需要参考官方的IP。
Vivado 是 Xilinx 公司于 2012 推出的新一代集成设计环境，虽然目前其流行度并不高，但可以说 Vivado 代表了未来 Xilinx FPGA 开发环境的变化趋势。作为一个 Xilinx FPGA 的开发使用者，学习掌握 Vivado 是趋势，也是必然，Vivado 是为了提高设计者的效率，它能显著增加 Xilinx 的 28nm 工艺的可编程逻辑器件的设计、综合与实现效率。
该文讲述了如何使用Vivado软件进行FPGA开发，包括如何新建工程、编写代码、添加约束、进行综合、生成编程文件、配置器件、下载编程文件、调试和验证等步骤。同时，文章还提供了一些常见问题和解决方法，包括如何提高Vivado编译速度、如何锁定IP核、如何添加外部时钟输入等。此外，文章还介绍了一些常用的Vivado命令和快捷键，以帮助用户提高工作效率。
对于那些刚开始使用 HDL（如 VHDL 和 Verilog）进行编程的人来说，运行仿真以更好地了解该语言的工作原理非常重要。我们来看看四个仿真器——Icarus Verilog、GHDL、Vivado 和 Modelsim——并讨论它们的优缺点。
VIVADO工程目录中包含很多中间生成文件，这导致一个工程大小普遍在几百MB甚至GB级别，在我们保存工程备份或者使用Git的时候是很不方便的。好在VIVADO为我们提供了大量的脚本，我们可以只保留工程的源码和一个脚本，在需要恢复工程时使用tcl恢复VIVADO工程。
进入installer_v3.5目录下 , 运行installer进行安装进程（这里需要注意的是，需要退出root权限，在用户模式下进行安装）：
在IC领域中常用的脚本有Tcl、Perl、Shell、Python等，在这些脚本里面，Tcl（“工具命令语言”（ 即Tcl的全称Tool Command Language））由于其语法简单，易上手等特点，在FPGA开发中越来越受到重视。
大二的时候，接触硬件描述语言。Vivado自带的编辑器实在很难用，为了有更加舒适的体验，我寻找着取而代之的方法。 网络上的答案大同小异，基本上都是用的Sublime Text.（我的学长们也都是） 平时写工程的过程中，我习惯使用VsCode,尤其是在微软收购GitHub之后，虽然越来越卡了。但是我还是尽可能的选择了Code,现在用了一年多了，感觉还是很不错的，接下来分享一下如何配置使用，让您的生活更美好。
按Xilinx的XTP613 - VCK190 Board Interface Test v2.1，运行BoardUI.exe，执行vck190 BIST 测试。注意，在开始之前，需要安装QSPI Flash子卡 X-EBM-01。 BoardUI要求指定Vivado Lab Edition的目录。电脑没有安装Vivado Lab Edition，只安装了Vivado，因此指定Vivado的目录。
部分硬件设计中需要CPU完成对电路寄存器的配置，为了完成Zedboard对FPGA上部分寄存器的配置功能，可以在PS单元（处理器系统）上运行裸机程序（无操作系统支持）完成和PL单元（FPGA部分）的数据交互功能，此时PS单元更像单片机开发；另一种方法是PS单元运行Linux操作系统，通过驱动程序和应用程序完成对硬件寄存器的读写操作，并且Linux有着完整的网络协议栈支持，后续可拓展性更强，可以更好的发挥ZYNQ这种异构架构芯片的性能。主要分为两部分，分别阐述Zedboard中FPGA和处理器互联总线与硬件设计和Zedboard处理器系统上嵌入式Linux的移植与通过驱动和应用程序简单配置FPGA寄存器的实现。上次介绍了没有操作系统下的驱动和应用程序开发，本文介绍带操作系统的驱动和应用程序开发。
很多芯片可以暂时超频使用。 当然，出于良品率、长期可靠性考虑，厂家官方都不建议超频使用。
最近群里有很多人遇到上述的情况，一直觉得不可思议，以前没有遇到这种情况，如果是很常见的情况，那官网一定有人反馈，如果是极特别的情况，那么也就只能按照BUG处理了。
有的时候需要查找一些官网的例程进行学习和参考，但是总感觉无从下手，今天就教大家怎么利用官网和Vivado的Documention进行相关的操作。
高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。
这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中，我们讲解了如何创建硬件和软件工程。在本文中，我们将讲解如何在 Vitis™ 中将所有这些工程封装在一起。
今天给大侠带来FPGA Xilinx Zynq 系列第二十三篇，开启十一章，讲述Zynq 片上系统的开发等相关内容，本篇内容目录简介如下：
$./petalinux-v2017.3-final-installer.run /opt/pkg/petalinux
2. 进行实验时：先按教程格式化 TF 卡，然后拷贝相应的音乐（大海.wav, 上海滩.wav）至卡中；
Linux上运行Vivado这类EDA工具要比Window上快很多，大概就是优化的问题，所以选择Linux上开发是一个比较好的选择（主要是免费）。国内习惯了Win系统，所以用Linux比较少，那么有没有既可以在Windows上做一些文档之类的编写办公，同时在Linux上做FPGA开发呢？
PetalLinux是Xilinx公司推出的嵌入式Linux开发工具，专门针对Xilinx公司的FPGA SoC芯片和开发板，用户可以在PetaLinux工具的帮助下进行完整的开发流程，包括设计，验证，仿真，下载等。 本文将详细介绍PetaLinux的安装流程，虽然实际上基本就是把Xilinx的UG1144翻译一遍。但对于初学者而言，全是英文的Guidance还是很难受的，可能某一步要输入某个命令，但是却并不知道为什么要这么做，这并不好，也容易打击信心，尤其是UG里还有一点小错误。
安装环境：WIN10 64位 软件版本：Vivado 2018.2 + Modelsim_win64_SE_10.5-se
手点Vivado GUI也太低效了，关注“Z胖实验室”公众号，公众号内回复 Vivado脚本 获得链接
Xilinx Pynq 框架允许我们将 Python 和可编程逻辑结合起来。让我们看看如何为自己的ZYNQ板卡创建 Pynq 镜像。
今天给大侠带来FPGA Xilinx Zynq 系列第六篇，本篇内容目录简介如下：
本文主要介绍ZYNQ PS + PL异构多核案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4。其中测试板卡为TMS320C6678开发板，文章内容包含多个特色案例，如axi_gpio_led_demo案例、axi_timer_pwm_demo案例、axi_uart_demo案例、emio_gpio_led_demo案例、mig_dma案例等，由于篇幅过长，文章分为上下6个小节展示，欢迎大家按照顺序进行文章内容查看。
很多工具，为了安全和方便，自带了很多库文件。安装软件多之后，系统中有很多重复文件。可以使用rdfind创建硬链接，删除重复文件，节省硬盘空间。
今天给大侠带来求求你，不要胡乱“归属”ZYNQ，其实并不是所谓的FPGA！话不多说，上货。
本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。
调试FPGA，大家常用的工具主要有以下几种：Quartus，ISE或Vivado ，而仿真工具则常用ModelSim，个别初学者甚至还拿ISE/Vivado或Quartus做过仿真。
FPGA 开发经验也有助于求职 SoC 设计/验证相关的工作，而不是仅限于 FPGA 相关的工作。
备注：虽然FPGA不能叫编译，但很多工程师为了方便起见，将综合+实现+生成bit文件的过程统称为编译了，这种说法大家理解就好。
在Xilinx的ZCU102和ZCU106单板设计中，使用了管脚PS_MODE1作为外部USB Phy的复位信号。在MPSoC的文档ug1085和ug1087中，关于PS_MODE1的信息比较少。下面是更详细的描述。
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
这是《创建 Vitis 加速平台》系列的第 2 篇博文。在前文中，我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata) 传递给 Vitis™。
今天给大侠带来FPGA Xilinx Zynq 系列第七篇，本篇内容目录简介如下：
【Windows 11 正式发布】 看完发布会最大的感觉：流畅炫酷的UI设计，全新的微软商店，更好的游戏体验。
今天给大侠带来FPGA Xilinx Zynq 系列第二十五篇，开启十三章，讲述IP包设计等相关内容，本篇内容目录简介如下：
SLAM（同步定位和地图绘制）在自动驾驶、AGV 和无人机等各种应用中引起了人们的广泛关注。尽管目前有很多优秀的 SLAM 项目可以参考，但是他们的复杂性（高性能）及依赖性（依赖于许多外部库），使得它们无法移植到简单的平台（例如嵌入式系统）。
(1) PL端接入CameraLink相机，通过Base模式采集图像（1280*1024），然后通过VDMA缓存到PS端DDR。
作者： 付汉杰 hankf@xilinx.com hankf@amd.com 测试环境： Vivado/PetaLinux 2021.2， Linux 5.10.0
记录一下这两天用正点原子开发板学petalinux的过程，众所周知，ZYNQ可以跑逻辑的FPGA，也可以跑裸机的SDK代码，还能跑个linux系统。在SDK开发中，只是在搭好的FPGA上跑一些简单的c代码，还没有安装上一个系统。
【Vivado那些事】Xilinx FPGA普通IO能不能直接接入PLL作为时钟输入
我们在Windows系统下使用Vivado的默认设置调用第三方仿真器比如ModelSim进行仿真时，一开始仿真软件都会默认在波形界面中加载testbench顶层的信号波形，并自行仿真1000ns后停止。当我们想查看对应模块的波形时，需要自己去手动添加，并且为了防止跑一段时间仿真后，添加新模块或者信号却发现没有记录波形，就要提前手动在控制台上执行log -r ./*命令来实现对全部信号波形的记录。但是每当我们修改完代码，关闭重启仿真器再一次仿真时，就需要将之前的操作（删改添加对应模块信号，执行log -r ./*等）重新完成一遍才能继续跑出想看的信号波形。尽管可以通过将仿真时添加的模块信号保存为*.do文件，下次仿真通过执行do *.do的形式来快速添加之前波形；但在频繁修改代码，需要经常重新仿真的情况下，每次都手动去添加信号的操作会比较影响到我们的情绪，那么能否通过脚本语言比如Python来实现一键仿真并自动添加好所需要的模块信号呢？
MPSoC含有PS、PL；在PS和PL之间有大量接口和信号线，比如AXI、时钟、GPIO等。缺省情况下，PS和PL之间有接口和信号线被关闭。加载bit后，软件才会打开PS和PL之间的接口和信号线。比如在文件xfsbl_partition_load.c中，FSBL加载FPGA的bit后会执行下列操作，打开PS和PL之间的接口和信号线：
博主之前写过一篇文章来谈论如何高效的编写Verlog HDL——菜鸟版，在其中主要强调了使用Notepad++来编写Verilog HDL语言的便捷性，为什么说是菜鸟版呢，因为对于新手来说，在还没有熟悉软件和硬件描述语言的时候，使用Notepad++不需要学习成本，几分钟就能用好，利用其中一些功能，便能相对快捷高效的编写代码。很多人习惯了使用Notepad++，包括我在内。但是当我遇见了它——Vim。相对来说Vim就需要一段时间去适应学习，而且还要合理运用才能发挥出它的最大效率。 Vim其实一款Li
本节主要是将《Vivado hls 入门一》和《Vivado HLS入门二》生成的fir滤波器的IP在vivado下进行IP的添加以及联合modelsim的仿真。
1、在IP这个层面的功能的增强，主要体现在新增加了一个BDC，也就是block design container这个功能，它可以使得我们在一个block里头去实例化另外一个block；
在上一篇中提到，Pynq是为了降低开发人员的门槛，但是作为一个学习嵌入式开发的学生，当然要一步一个脚印打好基础，所以选择从Zynq入手学习，等跑起来Linux系统再运用Python开发也不迟，知其然也知其所以然，开发效率更高，所以接下来的几篇都是关于Zynq的，如果想直接玩Pynq可直接跳过，毫无影响。
RIFFA 是一种开源通信架构，它允许通过 PCIe 在用户的 FPGA IP 内核和 CPU 的主存储器之间实时交换数据。为了建立其逻辑通道，RIFFA 在 CPU 端拥有一系列软件库，在 FPGA 端拥有 IP 核。本文主要针对其中的DMA性能（Scatter-Gather DMA）进行测试。
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