在 Python 中是没有原生数据类型支持时间的，日期与时间的操作需要借助三个模块，分别是 time、datetime、calendar。
在现代科技时代，我们对时间的感知与日俱增，而以创造性的方式展示时间则成为了技术和艺术的结合点。在这篇博客中，我们将通过 Python 的标准库展示一种别致而有趣的实时时间显示方式——数码管。数码管不仅仅是数字的呈现方式，更是一种简洁而直观的时间展示形式。通过简单的代码和标准库，我们将实现一个独特的数码管时钟，不仅提供时间信息，还为你的屏幕注入一份艺术的时光。
Verilog 有什么奇技淫巧？我想最重要的是理解其硬件特性。Verilog HDL语言仅是对已知硬件电路的文本描述。所以编写前：
树莓派从大的方向来说一共出了3代，每一代的CPU外设基本相同，但内核不同，外设里面一共包含两个串口，一个称之为硬件串口（/dev/ttyAMA0），一个称之为mini串口（/dev/ttyS0）。硬件串口由硬件实现，有单独的波特率时钟源，性能高、可靠，mini串口性能低，功能也简单，并且没有波特率专用的时钟源而是由CPU内核时钟提供，因此mini串口有个致命的弱点是：波特率受到内核时钟的影响。内核若在智能调整功耗降低主频时，相应的这个mini串口的波特率便受到牵连了，虽然你可以固定内核的时钟频率，但这显然不符合低碳、节能的口号。在所有的树莓派板卡中都通过排针将一个串口引出来了，目前除了树莓派3代以外 ，引出的串口默认是CPU的那个硬件串口。而在树莓派3代中，由于板载蓝牙模块，因此这个硬件串口被默认分配给与蓝牙模块通信了，而把那个mini串口默认分配给了排针引出的GPIO Tx Rx。 树莓派的串口默认为串口终端调试使用，如要正常使用串口则需要修改树莓派设置。关闭串口终端调试功能后则不能再通过串口登陆访问树莓派，只能通过ssh或者远程桌面连接树莓派后进行控制。
一直想写一些更加基础的文章，但是总是想不到好的点子，最近到了就业季，一大堆学生面临就业了，正好，从Python的面试题出发，分析和解答一些常见的面试题，并且总结一些文字。
Pygame是一组跨平台的 Python 模块，专为编写视频游戏而设计。它包括旨在与 Python 编程语言一起使用的计算机图形和声音库。您可以使用 pygame 创建不同类型的游戏，包括街机游戏、平台游戏等等。
在图像处理中，由于每秒要处理大量操作，因此必须使代码不仅提供正确的解决方案，而且还必须以最快的方式提供。因此，在本章中，你将学习
PCF8591 是单片、单电源低功耗8位CMOS数据采集器件，具有4个模拟输入（其中一个为电压模拟输入）、一个模拟输出和一个串行I2C总线接口。3个地址引脚A0、A1和A2用于编程硬件地址，允许将最多8个器件连接至I2C总线而不需要额外硬件。器件的地址、控制和数据通过两线双向I2C总线传输。器件功能包括多路复用模拟输入、片上跟踪和保持功能、8位模数转换和8位数模拟转换。最大转换速率取决于I2C 总线的最高速率。
在图像处理中，由于你要每秒处理大量操作，你的代码不仅要提供正确的解决方案，而且要以最快的方式提供，这是必须的。因此，在本章中，你将学习：
在学习Python时，作者有一句话对我影响很大。作者希望我们在学习编写程序的时候注意一些业内约定的规范。在内行人眼中，你的编写格式，就已经暴露了你的程度。学习verilog也是一样的道理，一段好的verilog代码，在完成设计要求的前提下，还需要条理清晰，有对应的注解，对非作者而言应该是友好的。因为对数字IC设计也处于初级阶段，前期所写的基本是在搜集资料的基础上，添加一部分个人的理解，希望通过自己的不断学习，沉淀出自己独到的见解。
iDAQ数据采集记录仪是支持多通道数据采集、记录与数据分析的系统。可将所得数据在计算机中进行简单分析、快速和慢速回放、导出标准格式文件等。采用模块化配置，支持热插拔与多种传感器的信号采集，比以往的数据记录仪更快捷的采集数据，新增了更多的测量通道，实现最快1M HZ的高速采样，通过自定义软件可实现1000+通道多机箱同步数据采集记录。
（1）安装turtle模块，turtle库是python的标准库之一，属于入门级的图形绘制函数库，通过它可以实现图像的生成。
现在有很多流行的串行时钟芯片，如DS1302，DS1307，PCF8485等，由于简单的接口，低成本和易用性，他们被广泛应用于电话、传真、便携式仪器等产品领域。在本实验中，我们将使用DS1302实时时钟（RTC）模块获取当前日期和时间。
模态分析是研究结构动力特性一种方法，主要是使用力锤,激振器或者激振台产生脉冲冲击，利用加速度传感器在多点进行同步响应信号的采集，再用数学分析方法计算机械结构的固有振动特性，每一个模态都有特定的固有频率、阻尼比和模态振型。用于建筑结构、桥梁、机床、车身构造等。
今天要跟大家一起来学习一下Python的多线程机制。有两个原因，其一是自己在学习中经常会使用到多线程，其二当然是自己对Python中的多线程并不是很了解。那么，今天和大家一起了解下~
随着测试测量市场的快速发展，各个领域出现快速增长的技术需求，如电动汽车、5G通信和新型电池等领域，创造了新的测试需求。研华发布了一系列新的分布式测试测量数据采集模块——iDAQ系列。iDAQ系列是一个新的模块化DAQ和机箱系列，包括iDAQ-900系列机箱和iDAQ-700和800系列。具有以下特点
pygame中提供了一个用于表示这四个数据的对象：位置对象：pygame.Rect
•跨平台 Kivy 。编写的程序可在 Linux，Windows，OS X，Android，iOS 和 Raspberry Pi 上运行。•商业友好 。Kivy 基于 MIT 许可证进行开源，可以进行免费的商业使用。•GPU 加速 。Kivy 的图像引擎基于 Open ES 2 构建，性能出众。
在编程语言中有一个非常有用的语法：函数。通过编写函数，对于反复使用的功能可以直接调用，能省很多精力。而时间库则是python最常用的一个库，今天树哥通过绘制一个“数字时钟”来讲解函数和时间库相关的知识。
查看官方给出的芯片手册，我们可以看到芯片的引脚分布（见下图1），以及内部各模块的详细情况（见下图2）。
PCF8591 是单片、单电源低功耗8位CMOS数据采集器件，具有4个模拟输入、一个输出和一个行I2C总线接口。
FPGA（Field Programmable Gate Array），现场可编程门阵列，一种半定制的数字集成电路。FPGA 凭借其灵活性高、开发周期短、处理性能强（并行）等特点，广泛应用于通信、图像处理、医疗等领域。随着科技的进步，FPGA 在人工智能、5G 和自动驾驶等领域也有一席之地。
本文介绍了cocotb的安装、python tb文件的写法、用xrun仿真cocotb的脚本等，我们来看看体验如何。
对于控制系统的时间准确度有严格要求。为此，采用搭建高精度NTP服务器的方法实现系统校时。基本思路是从NMEA018 3数据中提取时间信息，通过PPS信号来保证高精度。具体实现方法是采用GPS接收模块G591来构造硬件电路，软件部分需要NTP服务器软件和GPS的正确安装和配置。对照实验表明，基于GPS的NTP服务器校时精度可以达到微秒量级，工作性能稳定而可靠。 引言 准确的时间是天文观测所必需的。天文望远镜在特定时间内的准确指向、CCD曝光时间的控制以及不同波段观测数据所进行的高精度同步比对等应用需要系统至少有亚毫秒的时间准确度。然而就目前来看，一般的计算机和嵌入式设备所使用的晶体振荡器的精度为几个或者几十个ppm(百万分之一秒)，并且会受温度漂移的影响，使得每天的误差能够达到秒级，若再考虑元器件的老化或外界干扰等因素，误差可能会超过10 s，如果不及时校正，其误差积累将不可忽视。 网络时间协议NTP(Network Time Protocol)是美国特拉华大学的MILLS David L．教授在1982年提出的，其设计目的是利用互联网资源传递统一和标准的时间。目前，使用GPS信号实现校时的研究工作很多，大多只是通过读取GPS模块解码出的串行数据，提取其中的时间信息来纠正系统时钟，该过程并不涉及NTP的使用，精度较低，一般为几十到几百毫秒。对此，本文充分利用了NTP服务器软件对GPS时钟源的支持，采用串行数据和秒脉冲相结合的方式来校准时间，校时精度大为提高。
点击上方↑↑↑“OpenCV学堂”关注我来源：公众号 量子位 授权 比深度神经网络速度还快的是什么？ 或许光子DNN可以回答这个问题。 现在，美国研究者开发的一个光子神经网络 (photonic deep neural network，PDNN)，让图像识别仅需1纳秒。 1纳秒是什么概念？它等于10-9秒，这与最先进的微芯片单时钟周期（最小的时间单位）相当。 此外，研究者测试发现，PDNN对图像进行2分类和4分类的准确率分别高达93.8%和89.8%。 诚然，如今的大型多层神经网络高效且运算能力很强，但
1、进入命令提示符环境cmd，执行命令pip install pyinstaller安装扩展库pyinstaller。
在上一篇中我们主要研究了python的多线程困境，发现多核情况下由于GIL的存在，python的多线程程序无法发挥多线程该有的并行威力。在文章的结尾，我们提出如下需求： 既然python的多线程只是实现了并发功能，那么我们是否能够进一步的提升并发的能力，减小多线程的切换开销以及避免应对多线程复杂的同步问题？那么一个较好的解决方案就是我们本篇要介绍的协程技术。本篇仍然主要注重理论知识介绍，不着重讲python的协程代码实现。
zqh_riscv是一套开源SoC开发平台，核心部分包含处理器core、cache、片内互联总线、中断控制器、memory控制器、片内总线slave接口、片内总线master接口、片内总线device、片外总线device、时钟复位控制器、debug控制器。还包含了SOC功能验证/仿真相关的脚本程序和测试用例。除了可以运行电路仿真，平台还提供了ASIC综合脚本，可以对生成的电路做逻辑综合。
这是一个模拟时钟软件。实现原理是利用time模块获取系统时间，然后利用pygame模块强大的图形处理能力，将时间变成钟表样式。这中间需要用到数学模块。
图中Source为源时钟域（400MHz）4位数据，L0代码0号数据的低4位，H0代表0号数据的高4位，L1代表1号数据的低4位，H1代表1号数据的高4位，依此类推。Delay1为源时钟域经一级流水寄存器的输出结果。Destination为目的时钟域（200MHz）8位数据。
编程中最常用的音频处理任务包括–加载和保存音频文件，将音频文件分割并追加到片段，使用不同的数据创建混合音频文件，操纵声音等级，应用一些过滤器以及生成音频调整和也许更多。
先设置信号源为正弦波，频率8KHz，幅度15，帧头01111110，8bit为01010101，前向保护设置为1111000000000000。
Alex 发自 凹非寺 量子位 | 公众号 QbitAI 比深度神经网络速度还快的是什么？ 或许光子DNN可以回答这个问题。 现在，美国研究者开发的一个光子神经网络 (photonic deep neural network，PDNN)，让图像识别仅需1纳秒。 1纳秒是什么概念？它等于10-9秒，这与最先进的微芯片单时钟周期（最小的时间单位）相当。 此外，研究者测试发现，PDNN对图像进行2分类和4分类的准确率分别高达93.8%和89.8%。 诚然，如今的大型多层神经网络高效且运算能力很强，但其也受到硬件
选题的意义：个人认为本项目（《数字时钟》）的选题意义有二，其一，时钟和闹钟早已是老生常谈的日常工具，利用课堂上所学习的知识贯通运用到现实生活中，作为操作实践，具有一定的现实意义；其二，数字时钟的功能设计囊括了数码管、LCD屏、开关运用、管教分配等知识，能够对本学期所学的实验知识做一个挽接，在知识的总结上也具备一定意义；
本文首发自：FPGA逻辑设计回顾（10）DDR/DDR2/DDR3中的时序参数的含义[1]上篇文章：FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异[2]有提到，制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。CAS延迟始终是这些序列中的第一个数字。
嵌入式系统一般要求低功耗，出于这个原因，一般只把需要使用到的外设时钟源打开，其他不需要使用到的模块，则默认关闭它们。
DVIIN1_CLK为输入视频源的随路时钟，用于检测分辨率的时钟，行分辨率的检测从视频源的数据有效信号DVIIN1_DE的上升沿开始计数，直到DVIIN1_DE的下降沿对HsNum锁存输出。列分辨率的检测的是一个DVIIN1_HS有效期间检测DVIIN1_DE的上升沿或者下降沿个数（实现方式如下），然后在DVIIN1_HS的下降沿将VsNum锁存输出。
FPGA是FieldProgrammable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
上一篇文档，介绍了MGTs，我们知道它的一个别名为SERDES，就是如此，这篇文章我们来谈一下通用的SERDES架构。无论是X家的Transceiver还是A家的SERDES，或者其他什么家的某某吉比特收发器，原理其实都是大同小异，离不开一些共同的结构。
ip模块中存储的是一堆数字信号，网卡内部会把数字信号转换成电信号或者光信号在网线中传输。
最近写资料的空闲时间，想着看看clifford E. Cummings的经典论文，虽然年代较远，但是每一篇都值得好好研究。本系列不定期更新，计划看完以下论文。
有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实。FPGA时常需要在两个不同时钟频率系统之间交换数据，在系统之间通过多I/O接口接收和发送数据，处理异步信号，以及为带门控时钟的低功耗ASIC进行原型验证。本章讨论一下在FPGA设计中多时钟域和异步信号处理有关的问题和解决方案，并提供实践指导。
下面的myhdl代码写了一个模块top，里面有两个计数器：cnt1从0计到9，当cnt1=9时，cnt2从0计到4。
该串口收发模块有串口发送模块，串口接收模块，波特率生成模块，发送数据fifo模块，接收数据的fifo模块组成。
扇入系数是指门电路允许的输入端数目。一般门电路的扇入系数为1—5，最多不超过8。扇出系数是指一个门的输出端所驱动同类型门的个数，或称负载能力。一般门电路的扇出系数为8，驱动器的扇出系数可达25。扇出系数体现了门电路的负载能力。
__init__.py 文件的作用是将文件夹变为一个Python模块,Python 中的每个模块的包中，都有__init__.py 文件。
本文讲述下利用sdram缓存从摄像头处得到的数据，并将图像显示到显示屏上的工程架构。本文不涉及具体的代码讲解，只描述其中的实现思路。
原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及G比特收发器组件。下面分别对其进行详细介绍。 在Vivado 中可以打开所有支持的原语，位置如下：
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