计算机原理介绍：锁存器篇

在数字电路中，除了需要具有逻辑运算和算数运算功能的组合逻辑电路外，还需要具有存储功能的电路。组合电路与存储电路结合构成时序逻辑电路，这就是平时所说的时序电路，本文着重讨论两种逻辑单元电路：锁存器和触发器，详细介绍各自的工作原理与电路结构，以及实现的功能。

基本双稳态电路

将两个非门接成交叉耦合形式，则构成最基本的双稳压电路。

如图所示的电路关系可知，若Q=0，经非门G2反相，则Q￢=1。Q￢反馈到G1输入端，又保证了Q=0，由于两个非门首尾相接的逻辑锁定，因而电路能够自行保持在Q=0，Q￢=1的稳定状态。反之，两个信号对调，也会形成第二种稳定状态。在两种稳定状态中，输出的两个信号都是互补的。

可以定义Q=0为整个电路的0状态，Q=1则是一状态，信号进入其中任何一种逻辑状态都能够长期保存下去，并可以通过Q端电平检测出来。所以，基本双稳态电路具有储存一位二进制数据的功能。

SR锁存器

SR锁存器是各种触发器最基本的构成部件，是一种最简单的触发器，而锁存器与触发器的区别在于，锁存器不需要触发信号，输入信号直接完成0或1操作，触发器则需要一个触发信号，我们称为时钟信号，只有输入信号有效时，才按输入信号完成0或1操作。

时钟概念，稍微解释下。时钟就是一个高低电平振荡器，叫晶振，时钟周期也称为振荡周期，定义为时钟频率的倒数。时钟周期是计算机中最基本、最小的时间单位。在一个时钟周期内，CPU仅完成一个最基本的动作。时钟周期是一个时间的量。更小的时钟周期就意味着更高的工作频率，时钟信号就是时钟电平高低震荡产生的信号，也就是高低电平的变化。

上面是电路结构图，是一个由或非门组成的逻辑电路，Q和Q′为互补输出端，正常工作时，输出状态相反。通常用Q的状态表示触发器的状态，即: Q = 0，Q′ = 1时，称为触发器的“0”态。Q = 1，Q′ = 0时，称为触发器的“1”态。由此可见，Q和Q’为互补输出端。

当RD=0，SD=1时，Q=1，Q’=0，锁存器为1态，RD＝1，SD＝0时，Q=0，Q‘=1，锁存器为0态，若Q=0,Q=0,Q’=1,锁存器为0态，若Q=1,Q=1，Q’=0，锁存器为1态，锁存器的状态保持不变，但是当Q,Q’同时等于0的时候，为禁止态，上面说过，Q与Q’为互补输出，如果同时等于0，违背这一原则，不允许输入RD = SD = 1的信号，这就是SR锁存器的约束条件。当RD和SD同时去掉高电平加低电平时，输出状态不稳定。

由下面真值表可以看出：

上面是逻辑符号，输入信号直接加在输出门上，在输入信号全部作用时间内，都能直接改变输出端的状态（即只要有输入信号，就能作用于电路)。故又称该电路为直接复位、置位锁存器。

在数字系统中，为协调各部分的动作，常常要求某些触发器在同一时刻动作（即改变状态，也称为翻转），这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。Clock 是一串周期和脉宽一定的矩形脉冲。具有时钟脉冲控制的触发器统称为时钟触发器，又称钟控触发器。电平触发器（也称同步触发器）是其中最简单的一种。

继续来看电路的动态变化，如果电路的状态为1态，也就是Q=1，Q‘=0，在RD端出现逻辑1电平的瞬间，将使Q端输出的电压下降并作用与G2的输入端，随机引发Q’端电压上升。一旦Q和Q‘端均跨越逻辑阈值电平，便迅速的转换为Q=1，Q’=1.电路状态由1反转为0。反之，如果此前的电路状态为0，也就是Q=0，Q‘=1，则RD=1的出现不改变其状态。

基本SR锁存器的的动态特征

之前仅仅讨论了电路之间的逻辑关系，接下来看下电路输出信号的延迟，也就是动态特性，连个或非门工作的时候，都会无法避免的存在一些工作延迟，当输入高低电平的时候，输出限号需要经过一定延时才会产生变化，这种延时是一种潜在的隐患，有可能会对后续电路产生一定影响，可能会造成错误的逻辑输出，有可能导致工作不稳定，为此，需要保证锁存器的可靠转换，这就对输入的信号有了时间要求。

在这里补充一个新的概念：定时图，定时图是表达时序电路动态特性的工具之一，主要功能就是表示电路工作过程中，输出对输入信号相应的延迟时间，以及对输入信号的时间要求。

传输延长时间tpLH和tpHL

如上图所示，当置1信号S上升时，姿势为高电平，需要一定的传输时间tpLH之后，Q端才转换为高电平。同样，置0信号R作用于电路，Q端电平也经一定的传输延迟时间tpHL 才变化为零。这里把tpLH和tpHl定义为基本SR锁存器的传输延迟时间，但是对于具体电路，由于信号传输路径不同，这两个值在一般情况下是不相等的。

脉冲宽度tw

基本SR锁存器工作的时候，必须保证输入两端的高电平脉冲不小于某一最小值tw。如图中的tw1和tw2均满足上述要求，因此电路可以可靠的实现基本运行。如果在S端或者R端的脉冲宽度过窄，如上图显示的tw3脉冲，在Q端电压还没越过逻辑阈值电平时，S端的高电平就要被撤销，电路就可能回到原来的状态，或者使Q的最终状态不确定。所以，基本SR锁存器必须满足脉冲宽度不小于一个最低值tw，这样才能保证S或R脉冲有确定的作用状态。

基本SR锁存器主要应用于数字系统中某些特定标志的设置。比如，当某种预设逻辑，条件具备的时候，电路可以通过输入端S将基本SR锁存器置1，标志着时间的发生，而当遇到相反的逻辑条件时，，则可以通过输入端R端将其置0，标志着没有发生，就像是开关灯一样。

接下来看一下门控SR锁存器。

我们之前所说的基本SR锁存器是由输入信号S，R输入信号，但是门控SR锁存器不同，这是在基本SR锁存器的基础上加上了一道“门”，CLK用使能信号控制锁存器在某一指定时刻，根据输入端，输出的信号确定输出状态，可以实现多个锁存器同步的数据锁存。

相比于SR锁存器，只多了两个门和一条CLK，CLK = 0 时，G3、G4被封锁，输入信号 R、S不起作用。SR锁存器的输入均为1，触发器状态保持不变。 只有在CLK＝1时，S、R才能起作用。