合见工软发布国内首款三维芯片物理设计工具，全面适配韬定律

9 月 2 日消息，国内数字 EDA / IP 企业上海合见工业软件集团股份有限公司（简称“合见工软”）9 月 1 日在 2026 IDAS 设计自动化产业峰会期间，发布多款突破性 EDA 自研新品和成果，填补国产 EDA 在商用级 3DIC 物理设计及多款 EDA 智能体等方面的空白，包括：

国产首个 Agentic EDA 智能体战略体系

国内首款三维芯片物理设计工具

国产先进工艺节点收敛工具等

合见工软推出国内首款三维芯片物理设计工具 UniVista 3DIC Designer，宣称专为国产先进工艺节点打造，可全面适配逻辑折叠与韬定律技术路线，并凭借底层自研真三维布局算法，打开全新的性能和密度提升空间。

该工具的推出打破了国内商用级 3DIC 物理设计工具空白，为 AI 等算力芯片提供自主可控的三维设计底座。

UniVista 3DIC Designer 聚焦电路逻辑空间折叠实现，打破了传统 2D 芯片设计在性能、功耗、面积上的物理限制，聚焦于 2-die/3-die 逻辑折叠、多裸片异构堆叠等前沿架构。

该平台融合了自动化智能分区、跨 Die 多目标优化驱动，物理场感知放置、CPU / GPU 异构并行加速技术，帮助设计团队在超短周期内实现时序（Performance）、功耗（Power）、面积（Area）、热分布（Thermal）的全局平衡，完成从 RTL / 网表输入到相应最优 3DIC 架构的无缝闭环交付，缩短先进封装与三维芯片的上市周期。

当前主流的 3D 封装 EDA 解决方案均为针对 2.5D 的传统平面工具扩展而来，仅能完成粗粒度芯粒分层堆叠，主要面向芯粒、中介层、硅桥、HBM 集成，面向逻辑折叠所需要的单元级原生 3D 全局协同工具仍处于早期原型阶段。

合见工软此次推出的 UniVista 3DIC Designer，宣称是国内首款自主知识产权的基于原生三维重构的创新 EDA 工具，为释放逻辑折叠技术潜力提供工具支撑。

UniVista 3DIC Designer 的底层架构专为逻辑折叠、混合键合（Hybrid Bonding）场景重构，打破了传统 3D 分层割裂的设计范式，依托原生真三维布局架构与 GPU 并行加速技术，解决了超大容量网表处理卡顿、跨裸片时序 / 布线 / 热密度多维度无法同步收敛、垂直 HBV 互连约束难以平衡、多层堆叠易出现局部热点、上下裸片面积失衡、总线长过高拖累 PPA 指标等工程难题，让依托成熟产线的逻辑折叠技术规模化落地，填补了国产高端算力芯片开发缺少自主可控三维物理设计底座的技术空白。