深入浅出理解SerDes

我们平时使用的I2C、串口等其实都是串行总线，但是因为他们速度较低、时序简单，所以很少在高速串行总线时被提及。但是在高速时代的今天，一些高速总线，如LVDS、MIPI、SERDES、SATA、USB等等，而我们在学习或者研究任何一种总线的时候，都要考虑这些总线的区别，才能在后续使用的过程中更好的进行应用。比如我拿到一块板子，这块板子比较低级，只有常见的LVDS没有MIPI总线，但是我外面需要接一个MIPI摄像头，这个时候应该怎么办？

图1‑9 内容框图

我还是习惯用思维框图来讲解一些比较特殊的总线，这样可以从历史（来源）、组成及对比等多方面理解一个复杂的东西，下面就针对SerDes这一串行总线深入浅出的进行分析，因为要深入浅出的分析，所以会抛弃一些细节，希望大家理解。

SerDes作为一个总线基本还是遵循OSI参考模型《例说七层OSI参考模型》，所以分析SerDes主要包括两方面，一是物理层，二是协议层，其中物理层作为硬件设计、排故等的基础，协议层很简单就是软件、FPGA等设计的基础。

SerDes主要包括以下几个部分：

1、SerDes的前辈：LVDS SerDes，其中LVDS应该是大家比较熟悉的，这里不会展开，主要就是LVDS是1995年作为「ANSI/TIA/EIA-644」制定了标准规格的串行接口用物理层规格，为很多串行差分总线的发展奠定了基础，关于LVDS会作为第2部分重点介绍;

2、SerDes底层硬件包括早期的LVDS和现在CML：

SerDes信号层采用的LVDS工作在155Mbps~1.25Gbps之间，而CML(电流模式信号)在600Mbps和10+ Gbps。

因此现在SerDes一般使用CML。但是LVDS和CML信号可以互通，但要有外接电阻做电平转换。

接下来针对LVDS、CML等差分技术会详细的介绍；

3、接下来就是重点--SerDes技术，详解SerDes应用的几种技术，这部分不会详细展开，这部分有很多优秀的资料可以参考，会把参考资料分享给大家，有了前面的铺垫，阅读这些文档并不会太难；

4、最后就是总结一下SerDes串行总线的优缺点。

LVDS SerDes的基本原理理解串行总线高速、远距离、低杂音的特征

这部分就不展开说明了，会在下一部分详细介绍，其中大部分串行总线都具有高速、远距离和低噪音的特征。

SerDes信号层详解

SerDes信号层采用的LVDS工作在155Mbps~1.25Gbps之间，而CML(电流模式信号)在600Mbps和10+ Gbps，

因此现在SerDes一般使用CML。但是LVDS和CML信号可以互通，但要有外接电阻做电平转换。

上面已经详细介绍了LVDS，在阅读文档时，还时常看到CML、LVPECL，那么这些差分信号之间的差别是什么？

差分技术：LVDS、MLVDS、CML、LVPECL的区别与应用场景

差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反。在这两根线上的传输的信号就是差分信号。信号接收端比较这两个电压的差值来判断发送端发送的逻辑状态。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。

图1‑13 差分信号示意图

差分信号与传统的一根信号线一根地线（即单端信号）走线的做法相比，其优缺点分别是。

优点：

1.抗干扰能力强。干扰噪声一般会等值、同时的被加载到两根信号线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。

2.能有效抑制电磁干扰（EMI）。由于两根线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，按右手螺旋定则，那他们的磁力线是互相抵消的。两根线耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。

3.时序定位准确。差分信号的接收端是两根线上的信号幅值之差发生正负跳变的点，作为判断逻辑0/1跳变的点的。而普通单端信号以阈值电压作为信号逻辑0/1的跳变点，受阈值电压与信号幅值电压之比的影响较大，不适合低幅度的信号。

4.发送端电流源始终导通，消除开关噪声带来的尖峰（单端技术中所需要）和大电流晶体管不断导通-关断造成的电磁干扰EMI。

缺点：

若电路板的面积非常吃紧，单端信号可以只有一根信号线，地线走地平面，而差分信号一定要走两根等长、等宽、紧密靠近、且在同一层面的线。这样的情况常常发生在芯片的管脚间距很小，以至于只能穿过一根走线的情况下。

几种典型差分信号（以下内容参考：https://www.jianshu.com/p/e36244b0b98c?utm_campaign=maleskine&utm_content=note&utm_medium=seo_notes&utm_source=recommendation）

为了实现高速数据传输，有多种差分技术可供选择。这些差分技术都有差分信号几个共同的优点，但是在性能、功耗和应用场景上有很大的区别。下图列举了最常用的几种差分信号技术和它们的主要参数。

图1‑14 各种差分技术的工业标准

LVDS信号摆幅低，为350mv，对应功耗很低，速率达到3.125Gbps。总的来说，终接方法简单、功耗和噪声低等优点，使得LVDS成为几十Mbps至3Gbps、甚至更高的应用之首选。

图1‑15 几种常见差分技术的典型目标应用

CML是一种高速的点到点接口，在驱动器和接收器上均集成了终接网络。CML使用一个无源的上拉电路，阻抗一般50欧姆。大多数CML采用了交流耦合的实现方案，因此需要有直流平衡的数据信号。直流平衡的数据要求数据编码中的1和0的数量平均来说是相等的。

LVPECL信号一个优点是具有清晰尖锐和平衡的信号沿，以及高驱动能力。缺点是功耗相对较高以及有时需要提供单独的终接电压轨。CML与LVPECL技术能实现超过10Gbps的高数据率，为了实现这样高的数据率，必须采用速率极高、边缘陡直（sharp edge）的数据信号，摆幅一般约800mv，也因此它们的功耗超过了LVDS。

M-LVDS将LVDS延伸到用于解决多点应用中的问题，相对于同样多点应用的RS-485和CAN技术，M-LVDS能够以更低的功耗实现更高速的通信链路。相对于LVDS，M-LVDS驱动输出强度更高，跃迁时间可控，共模范围更广且面向总线空闲条件提供故障安全接收器选项。

图1‑16 典型数据率与驱动信号强度

1、LVDS：应用最广泛的差分技术

Low Voltage Differential Signaling，是一种低摆幅的电流型差分信号技术。LVDS 驱动器级在一个始终开启的 3.5 mA （典型值）电流源环境中运行。需通过差分对导体以不同方向重新分配电流，便可形成总线上的逻辑 1 和 0。

LVDS驱动器和接收器

由于专为点对点信号传输而设计，LVDS 使用的是一种简单的端接方案。安装在接收机输入端的单个 100-ohm 电阻端接差分对，从而消除了反射。

由于高阻抗接收机输入，驱动器电流源的全部电流流经端接电阻，从而产生了一个 350 mV 额定值的低、差分总线电压。该电压在 1.2V 共模电位左右摆动，一般LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化，所以在+0.2V~+2.2V的宽共模范围内，接收器的阈值可以保证为100mv或更低。这个组合可提供出色的噪声裕量，对驱动器与接收器之间的共模信号漂移的容忍度也会更好。

LVDS输出电平

尽管低功耗、低 EMI 和高噪声抗扰度使得 LVDS 成为高速数据转换器的接口选择，但是必须运用精心的布局技术，以避免阻抗不连续和信号时延差，否则就抵消了上述 LVDS 的好处。不管使用的LVDS传输媒质是PCB线对还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时减少电磁干扰。LVDS要求使用一个与媒质相匹配的终端电阻(100±20Ω)，该电阻终止了环流信号，应该将它尽可能靠近接收器输入端放置。LVDS驱动器能以超过155.5Mbps的速度驱动双绞线对，距离超过10m。

2、MLVDS：一种可替代RS-485的高速、短距传输方案

RS-485和MLVDS都是通过多点差分总线交换二进制数据的一种得到广泛应用的电气标准。两种技术都使用了差分信号来保证低功耗、高速和出色的抗噪声性能。

图1‑17 驱动器和接收器关键参数对比

对于要驱动信号在长电缆上传输的情况，RS-485有较高的摆幅和更宽的共模输入范围，有助于实现更远的传输距离。不过M-LVDS具有更高的速度，大大降低的功耗和EMI辐射。RS-485具有长距离传输能力，一般以电缆为传输介质，而M-LVDS则更多的在背板上传输。两种技术共享的一个应用是在长电缆上进行的点到点信号传输，100米以上推荐的是RS-485，100米以内（一般40米以内）更多考虑M-LVDS。

图1‑18 LVDS和M-LVDS共模电压与差分输出电压对比

M-LVDS其实是LVDS技术的延伸，除了拓扑结构外，将两者进行比较。上图显示了LVDS和M-LVDS的差分输出电压和共模范围规格。对于LVDS，在负载为100Ω的情况 下，输出电压摆幅|VOD|最小为250 mV、最大为450 mV。相较而言，M-LVDS驱动器强度更高，在负载为 50 Ω（两个100 Ω的端接电阻，总线的任意一端）的情况下，最小输出电压摆幅|VOD|为480 mV，最大值则为650mV，所以可以解决多点应用中的问题。

SerDes技术

Figure2.1 Basic Blocks of a typical SerDes

图中蓝色背景子模块为PCS层，是标准的可综合CMOS数字逻辑，可以硬逻辑实现，也可以使用FPGA软逻辑实现，相对比较容易被理解。褐色背景的子模块是PMA层，是数模混合CML/CMOS电路，是理解SerDes区别于并行接口的关键，也是本文要讨论的内容。

发送方向(Tx)信号的流向: FPGA软逻辑(fabric)送过来的并行信号，通过接口FIFO(InterfaceFIFO)，送给8B/10B编码器(8B/10B encoder)或扰码器(scambler)，以避免数据含有过长连0或者连1。之后送给串行器(Serializer)进行 并->串 转换。串行数据经过均衡器(equalizer)调理，由驱动器(driver)发送出去。

接收方向(Rx)信号的流向, 外部串行信号由线性均衡器(Linear Equalizer)或DFE (DecisionFeedback Equalizer判决反馈均衡)结构均衡器调理，去除一部分确定性抖动(Deterministic jitter)。CDR从数据中恢复出采样时钟，经解串器变为对齐的并行信号。8B/10B解码器(8B/10B decoder)或解扰器(de-scambler)完成解码或者解扰。如果是异步时钟系统(plesio-synchronous system)，在用户FIFO之前还应该有弹性FIFO来补偿频差。

主要内容介绍如下，主要参考《SerDes知识详解》，来源不明，在此谢过：

SerDes结构(architecture)

串行器解串器(Serializer/Deserializer)

串行器Serializer把并行信号转化为串行信号。Deserializer把串行信号转化为并行信号。

发送端均衡器( Tx Equalizer)

SerDes信号从发送芯片到达接收芯片所经过的路径称为信道(channel)，包括芯片封装，pcb走线，过孔，电缆，连接器等元件。从频域看，信道可以简化为一个低通滤波器(LPF)模型，如果SerDes的速率大于信道(channel)的截止频率，就会一定程度上损伤(distort)信号。均衡器的作用就是补偿信道对信号的损伤。

发送端的均衡器采用FFE(Feed forward equalizers)结构。

接收端均衡器( Rx Equalizer)

接收端均衡器的目标和发送均衡器是一致的。主要使用线形均衡器和DFE均衡器。

线形均衡器(LinearEqualizer)

DFE均衡器(DecisionFeedback Equalizer)

时钟数据恢复(CDR)

SerDes在接收端集成了CDR(ClockData Recovery)电路，利用CDR从数据的边沿信息中抽取时钟，并找到最优的采样位置。

鉴相器(PD)

抽取器和滤波器

环路带宽

公用锁相环(PLL)

SerDes需要一个工作在数据波特率上的内部时钟，或者1/2数据波特率的内部时钟，工作在DDR模式。

抖动和信号完整性( Jitter, SI )

这部分内容和下面内容主要介绍为什么SerDes为什么具有高速、远距离、低杂音的特征。

时钟的抖动(clock jitter)

数据的抖动(data jitter)

信号完整性(SI)及仿真

信道channel

芯片封装Package

SI仿真

SerDes这部分内容就简单介绍这里，这里给大家分享几个文档，结合上面的内容基本可以理解了SerDes。

链接: https://pan.baidu.com/s/1cnTTM5phr07JUiZ6S1UdiQ

提取码: dbvc

SerDes串行技术的优缺点

SerDes的主要优点包括:

SerDes在数据线中时钟内嵌,不需要传送时钟信号。

SerDes通过加重/均衡技术可以实现高速长距离传输，如背板。

SerDes 使用了较少的芯片引脚

SerDes的主要缺点包括:

SerDes在克服一些缺点的时候（表现为自己的优点）会引入一些技术，这些技术造成的缺点就是带宽利用率不高。

SerDes，GTP , GTX , GTH理解

SerDes：是串行/解串器，也可以叫串行收发器 。

GT(包括GTX、GTH和GTP)：是Xilinx在高速SerDes的基础上，增加了其他模块，如8b/10b编解码等(具体可以看Xilinx相关文档，如ug476)形成的一个高速串行收发器，GT是Gigabit Transceiver的意思，它是实现当下一些高速串行接口的基础：如PCIe、RapidIO等

GTP , GTX , GTH都是串行收发器，区别在速率不一样，在不同的器件中叫的名字不同而已。

这部分内容会在后面详细介绍，这里就先这样。

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