基于FPGA的直接扩频通信系统设计（上）理论基础

基于FPGA的直接扩频通信系统设计（上）理论基础

今天给大侠带来直接扩频通信，由于篇幅较长，分三篇。今天带来第一篇，上篇，基础理论介绍，接下来还会介绍“系统Verilog 实现”以及仿真等相关内容。话不多说，上货。

导读

本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。为了便于学习，本篇只把设计中使用的理论进行说明讲解。包括扩频通信、m 序列的产生、汉明码和补充说明，各位大侠可依据自己的需要进行阅读，参考学习。

第一篇内容摘要：本篇会介绍“理论基础”，包括扩频通信、M序列、汉明码等内容，还会介绍系统结构。

理论基础

一、扩频通信

香农(E.Shannon)在 1945 年、1948 年和 1949 年连续发表了有关信息论和通信加密以及系统安全性等 3 篇论文。最后给出信道容量的数学计算公式：

( C：信道容量；B：带宽大小；S：信号能量；N：噪声能量 )

根据香农最后给出的信道容量公式（C=B·log2（1+S/N））可知，信道容量与带宽大小正好成正比，不论信噪比(S/N)有多小(但不会为零)，只要带宽足够大，信道容量就足够大。根据这个结论，引出了扩频通信技术。

扩频通信，即扩展频谱通信技术(Spread Spectrum Communication)，通过扩频调制用一个更高频率的伪随机码将基带信号扩展到一个更宽的频带内，使发射信号的能量被扩展到一个更宽的频带内，从而看来如同噪声一样，使该系统更具隐藏性和抗干扰性。接收端则采用相同的伪随机码进行解扩，从而恢复出原始信息数据。按照频谱扩展的方式的不同，现有的扩频通信系统可以分为直接序列扩频(Direct Sequence Spectrum)工作方式(简称直接扩频方式)、跳变频率(Frequency Hopping)方式(简称跳频方式)和混合方式四种[1]。本文所设计的使用直接序列扩频方式。

直接序列扩频通信是将带传输的二进制信息数据用高速的伪随机码(PN 码)直接调制，实现频谱扩展后传输，在接收端使用相逆方式进行解扩，从而可以恢复信源的信息。最能体现扩频通信的特点就是它具有优异的抗干扰能力。所以它常常被运用于一些干扰性很强的通信领域中。比如无线通信。

二、M序列

2.1 伪随机码概述

伪随机码也称为伪随机序列。是模仿随机序列的随机特性而产生的一种码字，也称为伪噪声序列或者伪噪声吗。直接扩频通信的性能取决于其伪随机序列的性能，伪随机码序列是一种规律难以发现、具有类似白噪声统计特性的编码信号。所以，伪随机序列通常有以下要求：

• a. ‘0’和’1’的个数基本相等，具有良好的随机性(由于数字通信通常以二进制位多，所以要‘0’的概率和’1’的概率基本相等)；
• b. 具有尖锐的自相关特性，以保证通过同步伪随机序列完成扩频信号的解扩；
• c. 不同的 PN 序列具有很小的互相关特性，以防止通过不同的 PN 序列扩频后的信号被此干扰；
• d. 不同的 PN 序列具有很小的互相关特性，以防止通过不同的 PN 序列扩频后的信号被此干扰；
• e. PN 序列总量大，以满足多用户需求

2.2 伪随机码选型

根据上述要求，常用的序列有包括：m 序列、gold 序列和 Walsh 序列等，m 序列通常容易硬件直接硬件实现；gold 序列自相关性差；Walsh 序列一般使用写入双口 RAM 中，然后启动读取逻辑序列产生，但耗费大量的硬件逻辑单元。故本设计选用了 m 序列作为系统的伪随机码。

2.3 m 序列产生

m 序列是最长线性反馈移位寄存器序列的简称，它是最常用的一种伪随机序列。由 n 级串联寄存器组成，通过反馈逻辑的移位寄存器设定初始状态后，在时钟的触发下，每次移位后各级寄存器状态会发生变化。从任何一个寄存器输出得到的一串序列，该序列称为移位寄存器。其框图如图 1 所示为一个时钟触发下的时序电路。

图1

图中使用 n 个寄存器，通常将 a0 作为输出信号产生 m 序列。从上图也可以看出，一个完成的 n 级 m 序列是由一个相应的线性反馈逻辑表达式，即为：

(其中, ‘⊕’代表异或运算或叫模 2 加运算，Cn ∈{0,1} )

由上式可知，只有当 Cn=1 时，对应的多项式才有效。为了便于表示，通常将上式与本原多项式对应。本原多项式的数学表达式如下：

仅当该多项式为本原多项式时才能产生 m 序列，以下列出部分本原多项式表 1。

表1 2-10 阶本原多项式

其中，n 阶 m 序列具有如下特点：

• a． 序列长度为 2n-1；
• b．‘0’和‘1’个数相当，即‘1’的个数比‘0’的个数多且仅多 1 个。

本原多项式是由多位科学家及其科学工作者最终得来，关于它们的具体得来，这里不作多解释。

本文设计采用的是 5 阶 m 序列作为系统的伪随机码发生器，其对应的硬件框图如图 2。由于级联的寄存器初始状态不能全为 0。

本设计中规定初始状态为：a4 a3 a2 a1 a0 = 5’b10000。

a0 输出的得到的 m 序列为：{0000101011101100011111001101001}。从左到右顺序输出。

图2

根据以上 m 序列的拓扑结构图，我们就很容易使用 FPGA 的资源来设计5 阶的 m 序列，只要 5 个触发器和 1 个异或门就可以完成该设计。而 Verilog HDL 语言更容易完成设计。具体内容，参考 coder 模块。

三、汉明码

数字信号在传输过程中常常因干扰而发生损坏。接收端接收到数据后可能错误的判决。乘性干扰引起的码间串扰可以采用均衡的办法纠正。而加性干扰的影响则需要其他办法解决。对于加性干扰，本文考虑使用差错控制措施。

差错控制措施，即在数据中间添加必要的监督位，达到可以对错误数据的监督和纠错能力。对于差错控制措施，前辈科学家和科学工作者也设计出多种方法，各有各的优劣。本设计使用的是汉明码(7,4)，其中 7 为码组的总长度，4 为原始信息位数，则监督位为 3 位。故每发送 4 比特信息需要添加 3 比特的监督位，监督位是根据信息位既定约束关系得到。汉明码是一种能纠错 1 比特错误的特殊的线性分组码。由于它的编译码简单，在数据通信和计算机存储系统中广泛应用，如蓝牙通信技术和硬盘阵列等。

本设计所使用的汉明码的最小码距为 3，可以纠正 1 为错误，检测 2 位错误。但对 2 位错误码并不能正确的纠错。尽管发生 1 位错的概率相对最高，但在一些比较高的应用中汉明码不能满足要求。码距是指两个不同码组间对应位不同的个数，例如 1000111 和 10001100 的码距为 3。

对于以上介绍比较乏味，以下使用另一种角度来对(7,4)码进行介绍汉明码的原理与设计过程。

我们可以把添加纠错码作为一个系统，即输入 4 比特原始信息位(a6,a5,a4,a3)而输出带有 3 比特监督位(a2,a1,a0)的码组。

对于 3 个监督位，有以下规则：

S1. 监督位 a2 作为 a6、a5 和 a4 的偶校验码，即 a2^a6^a5^a4=0；

S2. 监督位 a1 作为 a6、a5 和 a3 的偶校验码，即 a2^a6^a5^a3=0；

S3. 监督位 a0 作为 a6、a4 和 a3 的偶校验码，即 a2^a6^a4^a3=0；(‘^’表示异或或者表示模 2 加)对应以上 3 个监督位的规则，可以列出其对应的全部码组，如表 2。

表 2

从上表中，不难看出，纠错码产生系统输出由 a6a5a4a3a2a1a0 构成，而每发送一个码组，只发送 4 比特的原始信息。从上表中，也不能直观的说明该编码方式可以纠错 1 位码元，而不能纠错 2位，而图 3 正好可以解释。

图3

图中 3 个大圆圈对应 3 个监督位的三个规则，可以这么理解，如下：

1. 如果接收到的信息只不符合规则“S1”，则对应图中 a2；
2. 如果接收到的信息只不符合规则“S2”，则对应图中 a1；
3. 如果接收到的信息只不符合规则“S3”，则对应图中 a0；
4. 如果接收到的信息不符合规则“S1”和“S2”，则对应图中 a2a1;
5. 如果接收到的信息不符合规则“S1”和“S3”，则对应图中 a2a0;
6. 如果接收到的信息不符合规则“S2”和“S3”，则对应图中 a1a0;
7. 如果接收到的信息不符合规则“S1”、“S2”和“S3”，则对应图中的a2a1a0。

从图 3 中，可以给出一个结论，只要错误码只有 1 位，系统就可以纠正错误；而如果错误码达到 2 位，就无法纠正错误。

根据以上两表对应关系可以推出以下错误规则和误码位置关系的结论，列出如表 3 所示。

表 3

(注明: 对应的 1 表示错误,例如 S1 S2 S3 等于 001,表示接收到的数据违反规则 S3)

从以上对汉明码的原理，到设计使用(7,4)码的设计，设计中的 3 个监督位都可以使用异或操作完成。具体内容将在后面介绍。

四、系统结构

对于该系统，我们最注重的是原始码元汉明码编码、扩频、信道编码、频解码和纠错码系统。当然，由于设计仿真需要模拟一些关于加性干扰，不得不在模拟发送过程中添加干扰源。加上测试平台的模块构成了整个系统的通信方式，便于读者理解。整个系统的拓扑结构图如图 4 所示。

图4

图中包括整个设计的构架，也是数字信号传输的基本模型。包括信源、汉明码编码、m 序列发生器、解扩器、m 序列同步器、汉明码解码器和信宿等。Testbench 平台会把信源和信宿进行比对，输出传输的结果，并且打印到屏幕上供查看。其中，发送端和接收端才可综合，其它模块均用于测试，不可综合。噪声发送器为模拟信道传输过程中的干扰。加法器表示加性干扰。各个模块的代码对应如表 4 所示。

表 4 模块与代码文件对应关系

还有一些相关的文件，将在中篇详细说明。

本篇到此结束，明天带来直接扩频通信（中），关于系统的 Verilog HDL 实现相关内容。