【004】数字IC笔面试常见题

本期题目

1. 异步复位同步释放怎么做；请画图和写代码解释；
2. 奇数分频；偶数分频；
3. 小数分频；

上期答案

【003】数字IC笔面试常见题

同步电路的意思就是来自同一个时钟，宽松的定义是来自同一个时钟源的不同时钟（分频）也可。当不是来自同一个时钟源时，只要周期有倍数关系并且相互之间的相位关系是固定的就可以算是同步电路。

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

亚稳态的危害：传输错误的逻辑信号，并且会向下传播，造成cmos静态功耗，甚至引起损坏。

C1和C2代表寄存器技术相关常数，tMET 代表亚稳态的稳定时间。

C2是器件相关的常数，器件的建立时间和保持时间越小，C2越小，MTBF就越大。所以可以通过选择更快的触发器，来减少亚稳态发生的概率。

亚稳态的消除办法：

• 使用同步器；使用同步器可以减少采样异步信号导致的亚稳态。
• 在满足要求的情况下，降低时钟频率。从上面的式子中可以知道，降低时钟频率，可以降低故障的发生率。
• 采用反应更快的触发器。上面的式子中的常数跟触发器有关，如果有更快的触发器，同样可以减少亚稳态的产生。
• 减少使用或者避免使用那种信号翻转时间很长的输入信号，如果翻转时间长，那么进入器件未定义的电平的时间也很长，容易导致亚稳态的产生。

同步器的使用方法在下面文章中讲述的比较清楚。

Clifford论文系列--多异步时钟设计的综合及脚本技术（1）

跨时钟域电路设计1--单比特信号传输

总的来说，同步复位的优点大概有3条：

a、有利于仿真器的仿真。

b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。

c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。

其缺点也有不少，主要有以下几条：

a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。

b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。

对于异步复位来说，优点也有三条，都是相对应的：

a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。

b、设计相对简单。

c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。

缺点：

a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。

b、复位信号容易受到毛刺的影响。