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DVFS 最常用于处理器系统。图 9-5 显示了为电压缩放和电源门控分区的缓存 CPU 的示例。在电源门控期间，CPU 断电，VDDRAM 设置为较低的保持电压...
在任何多电压设计中，在不同电压下工作的模块的接口处都需要电平转换器。如果 DVFS 块是电源门控的，那么我们也需要隔离输出。
电路设计的实际可操作空间在于工艺、设计目标、工艺库和时序分析方法。特殊工艺下温度反转尤其限制了时序、电压和温度保持其正常单调关系的范围。在开始 DVFS 设计之...
大多数 DVFS 系统使用一组离散的电压/频率对。确定支持哪些值是一个关键的设计决策，并且高度依赖于应用程序。
答案是肯定的，同步时钟域同样可能存在亚稳态，关于具体原因，我们从本质上进行初步分析。
在数字电路的设计中，凡是碰到时钟的电路设计都是十分小心的，最怕时钟出现glitch，这种情况下，容易导致timing fail，或者传播亚稳态。
当电源控制器看到 suspend_detected 被激活（并且在状态寄存器中设置了电源门控启用位）时，它会启动掉电序列。该序列如图 8-2 所示，描述如下：
前面的章节已经从系统架构师和芯片设计师的角度讨论了低功耗设计。本文从设计复杂IP（如处理器、DSP、USB、PCIE和总线）的工程师的角度介绍低功耗设计。
我设置了get_ports input到In0的max delay。然后又设置了get_pins logic1/o到In1的max delay，那么就存在一个问...
在做综合时，需要对模块内部的小cell进行特定的时序约束，因此需要手写sdc文件，但是在这其中出现了一些自己没想到的情况，记录一下。
读书的时候，书上关于CDC的这块内容，总是分快到慢或者慢到快等情况讨论。然而，在实际设计中，这个时钟关系可能不是很明确的，因为存在DVFS，AVS等机制的影响，...
最近有几个IP需要和验证的同事进行拉通合作，需要他们的帮助，对设计的模块进行验证。
我们在硅上评估了 SALT 项目以了解电源门控和状态保持对泄漏功耗的改进，以及开关结构对功能性能的影响。
SALT 项目使用了几种不同的隔离技术。SALT 的初始版本是在有工具支持自动插入隔离单元之前完成的。因此，我们在 RTL 中手动插入了这些单元格。
SALT 技术演示项目为测试本书中描述的电源门控和状态保持方法提供了一个平台。在本章中，我们将详细介绍该项目的系统设计和 RTL 代码。
外部电源轨开关提供了最佳的长期漏电节省，但引入了显著的开机延迟，以允许电压调节稳定在规格内。
芯片架构的可扩展方法是有价值的，因为今天的片上系统设计经常成为后续产品中更大芯片的组件。
安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Veril...
RTL 设计要求设计人员确保复位的可控性以实现可测试性。所有派生或重新同步的复位（或预设）都从外部可控的主复位控制引脚复用。也就是说，在测试模式下，我们必须能够...
接下来我们考虑在RTL级验证电源门控电路的问题。这是一个挑战，因为硬件描述语言没有在RTL级别提供描述电源连接的机制。为了模拟电源门控，我们需要扩展Verilo...
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