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Flash中XIP模式

XIP:eXecute In Place,即芯片内执行,指应用程序可以直接在flash闪存内运行,不必再把代码读到系统RAM中。所谓片内执行并不是说程序在存储器...

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通信协议之UART简析

2.1起始位:因为UART没有控制线,要让接收方知道什么时候开始接收数据,需要一些手段。当数据开始传输时,总线电平拉低,因此每次检测到电平拉低时,就是开始传输数...

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systemverilog之Automatic

Function或task的生命期仅见于Verilog语言。Verilog早期仅有静态生命期(static lifetime),无论是function还是tas...

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带选通信号的同步FIFO(可综合RTL设计)

上次讲的是用SystemVerilog去设计这个FIFO,那么如果用可综合的RTL代码怎么设计呢?

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带选通信号的同步FIFO(重发)

我们常见的同步FIFO一般都是固定位宽输入,固定位宽输出的,因此他们之间的关系一般来说都是固定的,比较容易理解,网上也有很多类似的代码去指导怎么编写,在此不再赘...

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SystemVerilog之event

在verilog中,实现线程同步通过阻塞的方式,单个线程是使用@操作符在信号边缘操作,多个线程之间则通过使用->操作符进行同步。

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AXI中wrap边界的计算

在AXI中,主要是三种猝发模式,FIXED,INCR,WRAP。前两种比较容易理解,第三种的边界计算如下。

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windows下简单搭建Questa的UVM平台

本文基于questa 10.6c平台下搭建,questa 10.6c的安装方法在此不再赘述 ,上网查找即可,点击阅读原文提供安装包(忘了分享64位版本的了,可私...

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SystemVerilog验证编写(1)

Testbench的常见组成模块如下,由复位、产生、发送、接收、计分板比对几个模块组成。

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SystemVerilog中function coverage

1、面向数据的覆盖率:主要是检查数据值的组合逻辑是否会发生,我们通过编写coverage group, coverage points和across cover...

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SystemVerilog中Assertions

● 如果一个在模拟中被检查的属性(property)不像我们期望的那样表现,那么这个断言失败。

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Verilog中generate的使用

Verilog中的generate语句常用于编写可配置的、可综合的RTL的设计结构。它可用于创建模块的多个实例化,或者有条件的实例化代码块。然而,有时候很困惑g...

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SystemVerilog的一个简单验证demo

是一个简单的memory。就六个信号,时钟信号clk,复位信号reset(高有效),读使能信号rd_en,写使能信号wr_en,写数据信号wdata,读数据信号...

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SystemVerilog中interface的几点理解

在SV中常用interface连接端口,它的好处在于,方便了在sv中模块声明中不需要一个个的写端口,直接在端口中实例化一个interface即可。接口中还可以包...

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DC综合5--基本的时序路径约束(下)

-------------------------------------这一步时间不够下可以忽略------------------

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DC综合5--基本的时序路径约束(上)

时序约束可以很复杂,这里我们先介绍基本的时序路径约束,复杂的时序约束我们将在后面进行介绍。

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[systemverilog]reg、wire、var和logic傻傻分不清

Verilog reg和Verilog wire之间的区别经常使刚开始使用该语言的许多程序员感到困惑。作为一个初学者,我被告知遵循这些准则,这些准则通常可以正常...

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蜂鸟e203,芯来n201处理器在FPGA上移植总结

本处理器本来是基于芯来科技自定制的FPGA上实现的,本次通过把其移植到ARTY和GENESYS2板子上,过程中走了一些弯路,因此总结一下:

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UVM的一个简单验证demo

为了使用uvm_object方法(复制、比较、打包、解包、记录、打印等),所有变量都注册到uvm_field_*宏。

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SystemVerilog中unique与priority

在Verilog中,代码不规范的case语句经常会导致意外的综合优化或意外的latch。如果未在硅前仿真或门级仿真中发现这些问题,则很容易导致芯片无法正常工作。...

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