⭐本专栏针对FPGA进行入门学习,从数电中常见的逻辑代数讲起,结合Verilog HDL语言学习与仿真,主要对组合逻辑电路与时序逻辑电路进行分析与设计,对状态机FSM进行剖析与建模。 🔥文章和代码已归档至【Github仓库:hardware-tutorial】,需要的朋友们自取。
结构级建模: 就是根据逻辑电路的结构(逻辑图),实例引用Verilog HDL中内置的基本门级元件或者用户定义的元件或其他模块,来描述结构图中的元件以及元件之间的连接关系。
门级建模: Verilog HDL中内置了12个基本门级元件(Primitive,有的翻译为“原语”)模型,引用这些基本门级元件对逻辑图进行描述,也称为门级建模。
多输入门的一般引用格式为:
Gate_ name <instance> (OutputA, Input1, Input2,…, InputN);
Gate_ name共6个: and、nand、or、nor、xor、xnor
特点:
原语名称 | 图形符号 | 逻辑表达式 |
---|---|---|
and(与门) | L = A & B | |
nand(与非门) | L = ~(A & B) | |
or(或门) | L = A | B | |
nor(或非门) | L =~( A | B) | |
xor(异或门) | L = A ^ B | |
xnor(同或门) | L = A ~^ B |
基本门的调用方法举例:
and A1(out,in1,in2,in3);
xnor NX1(out,in1,in2,in3,in4);
对基本门级元件,调用名A1、NX1可以省略。
若同一个基本门在当前模块中被调用多次,可在一条调用语句中加以说明,中间以逗号相隔。
and | 输入1 | 输入1 | 输入1 | 输入1 | |
---|---|---|---|---|---|
0 | 1 | x | z | ||
输入2 | 0 | 0 | 0 | 0 | 0 |
输入2 | 1 | 0 | 1 | x | x |
输入2 | x | 0 | x | x | x |
输入2 | z | 0 | x | x | x |
nand | 输入1 | 输入1 | 输入1 | 输入1 | |
---|---|---|---|---|---|
0 | 1 | x | z | ||
输入2 | 0 | 1 | 1 | 1 | 1 |
输入2 | 1 | 1 | 0 | x | x |
输入2 | x | 1 | x | x | x |
输入2 | z | 1 | x | x | x |
允许有多个输出,但只有一个输入。
buf B1(out1,out2,…,in);
not N1(out1,out2,…,in);
有一个输出、一个数据输入和一个输入控制。如果输入控制信号无效,则三态门的输出为高阻态z。
//Gate-level description
module _2to1muxtri (a,b,sel,out);
input a,b,sel;
output out;
tri out;
bufif1 (out,b,sel);
bufif0 (out,a,sel);
endmodule
小结:门级建模就是列出电路图结构中的元件,并按网表连接 。
module addbit (a, b, ci, sum, co);
input a, b, ci;
output sum, co;
wire a, b, ci, sum, co, n1, n2, n3;
xor u0(n1, a, b),
u1(sum, n1, ci);
and u2(n2, a, b),
u3(n3, n1, ci);
or (co, n2, n3);
endmodule
若同一个基本门在当前模块中被调用多次,可在一条调用语句中加以说明,中间以逗号相隔。
参考文献: