序列模三检测器（状态机法设计原理|verilog代码|Testbench|仿真结果）

//使用状态机设计模三序列检测器
module sequence_modulus3_detector(
    input		clk,
    input		rst_n,
    input		seq_in,	//输入新增的1bit数据
    output reg	mod3	//是否可以被3整除，是输出1，否输出0
    );

//采用独热码编译四个状态，初始IDLE状态为待机状态
//独热码相比二进制码和格雷码，方便电路设计判断、状态转移，且逻辑更简单 
parameter	IDLE = 4'b0001;
parameter	S1 = 4'b0010;
parameter	S2 = 4'b0100;
parameter	S3 = 4'b1000;

//定义两个寄存器表示状态机的当前状态和下一状态
reg [3:0] curr_state;
reg [3:0] next_state;

//第一段使用时序逻辑描述状态转移
always@(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
	    curr_state <= 4'b0;
    end
    else begin
	    curr_state <= next_state;
    end
end

//第二段使用组合逻辑判断状态转移条件
always@(*)begin
    if(!rst_n) begin
	    next_state <= IDLE;
    end
    else begin
        case(curr_state)
			IDLE  :next_state = seq_in?S1:S3;
	        S1    :next_state = seq_in?S3:S2;
	        S2    :next_state = seq_in?S2:S1;
			S3    :next_state = seq_in?S1:S3;
	        default:next_state = IDLE;	//养成良好代码风格，不能遗漏，防生成latch，也可以通过赋初值避免	
        endcase
    end
end

//第三段使用时序逻辑描述状态输出
always@(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
	    mod3 <= 1'b0;
    end
    else if(next_state == S3) begin
	    mod3 <= 1'b1;
    end
    else begin
	    mod3 <= 1'b0;
    end
end

endmodule

`timescale 1ns/1ps	//仿真时间单位1ns 仿真时间精度1ps
module sequence_modulus3_detector_tb();

//信号申明
reg		clk;
reg		rst_n;
reg		seq_in;
wire	mod3;

always #5 clk = ~clk;			//生成时钟信号

//生成复位信号
//为时钟信号和复位信号赋初值
initial begin
    clk 	   = 1;
    rst_n      = 1;
    #5  rst_n = 0;
    #5  rst_n = 1;
    repeat(20) begin
	    #8 seq_in = $random%2;	//生成随机数
    end
end

//模块实例化（将申明的信号连接起来即可）
sequence_modulus3_detector u_sequence_modulus3_detector(
    .clk          (clk),
    .rst_n        (rst_n),
    .seq_in       (seq_in),
    .mod3      	  (mod3)
);

endmodule