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#verilog

Verilog中的wire和reg有什么区别

AsicWonder

任何设计或验证芯片的人都应该具备一些基本的verilog开发技能,并了解wire和reg的概念。你需要获取的关键概念是,你将一个值写入一个变量,该值被保存到该变...

10310

verilog求倒数-ROM实现方法

FPGA开源工作室

首先将1/32-1/64的定点化数据存放到ROM中,ROM中存放的是扩大了2^20 次方的数字四舍五入后的整数部分。n值越大,精度越大,误差越小。这里取n=20...

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Emacs Verilog Mode 简单使用指南

猫头虎

Emacs 是一款强大的文本编辑器,广泛应用于软件开发和硬件描述语言(HDL)编程。本文将为您介绍如何在 Emacs 中使用 Verilog Mode 来编写和...

23610

Emacs Verilog mode 简单使用指南

Jimaks

Emacs,作为一款历史悠久且高度可定制的文本编辑器,深受程序员喜爱。对于硬件描述语言Verilog的开发者而言,Emacs的Verilog模式(Verilog...

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【Verilog刷题篇】硬件工程师进阶1|序列检测

程序员洲洲

问题描述:请编写一个序列检测模块,检测输入信号a是否满足01110001序列,当信号满足该序列,给出指示信号match。

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【Verilog刷题篇】硬件工程师从0到入门3|组合逻辑复习+时序逻辑入门

程序员洲洲

问题描述:请使用此4选1数据选择器和必要的逻辑门实现下列表达式。 L=A∙B+A∙~C+B∙C 数据选择器的逻辑符号如下图:

9910

【Verilog刷题篇】硬件工程师从0到入门2|组合逻辑

程序员洲洲

问题描述:某4位数值比较器的功能表如下。请用Verilog语言采用门级描述方式,实现此4位数值比较器。

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vcs+verdi仿真Verilog代码

猫叔Rex

我们以一个简单的加法器为例,来看下如何用vcs+verdi仿真Verilog文件并查看波形。

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非阻塞赋值和阻塞赋值能出现在一个always块内吗?可以,但请慎用

用户10833841

我们用了两篇文章,分别讨论了Verilog HDL里面的“非阻塞赋值”和“阻塞赋值”。用实例分析了如果在一个always块内等式右边的表达式或者变量,是另一个...

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MultiButton事件触发型按键驱动模块在高云FPGA上的移植

单片机点灯小能手

前两篇文章介绍了letter-shell串口终端和cmd-parse串口命令解析器在高云FPGA GW1NSR-4C SoC上的移植:

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letter-shell串口终端在高云FPGA上的移植

单片机点灯小能手

shell,中文是外壳的意思,就是操作系统的外壳。通过shell命令可以操作和控制操作系统,比如Linux中的Shell命令就包括ls、cd、pwd等等。总结来...

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cmd-parser串口命令解析器在高云FPGA上的移植

单片机点灯小能手

cmd-parse是一款非常轻量、高效的命令解析器,本文基于TangNano 4K开发板,高云GW1NSR-4C FPGA芯片,演示在片上ARM处理器的移植和使...

65120

使用 Verilator 进行 Verilog Lint

碎碎思

FPGA设计是无情的,所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器,还支持 linting:静态分析设计中的问题。...

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优秀的 Verilog/FPGA开源项目介绍(三十九)- NVMe

碎碎思

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Controller Interface Specificati...

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优秀的 Verilog/FPGA开源项目介绍(三十八)- SATA

碎碎思

SATA 于 2000 年发布,与早期的 PATA 接口相比具有多种优势,例如减小了电缆尺寸和成本(40 或 80 根减小到 7 根导线)、本机热插拔、通过更高...

80810

【Verilog我思我用】-generate

碎碎思

在使用xilinx官方例程《XAPP585》实现CameraLink接口发送或者接收数据时,有个程序还是值得学习的,下面把这段程序截出来:

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优秀的 Verilog/FPGA开源项目介绍(三十七)- MATH库

碎碎思

数字信号处理( Digital Signal Processing)技术广泛地应用于通信与信息系统、信号与信息处理、自动控制、 雷达、军事、航空航天、医疗、家用...

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FPGA 的数字信号处理:Verilog 实现简单的 FIR 滤波器

碎碎思

不起眼的 FIR 滤波器是 FPGA 数字信号处理中最基本的模块之一,因此了解如何将具有给定抽头数及其相应系数值的基本模块组合在一起非常重要。因此,在这个关于 ...

1.7K30

QPSK工程下的IP核配置:

HandSomeHe_In_Fzu

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跨时钟域传输总结(包含verilog代码|Testbench|仿真结果)

Loudrs

快时钟域相比慢时钟域采样速度更快,也就是说从慢时钟域来到快时钟域的信号一定可以被采集到。既然快时钟一定可以采集到慢时钟分发的数据,那么考虑的问题就只剩下如何保证...

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