问如何在systemverilog中处理结构初始化
EN

Stack Overflow用户

提问于 2018-08-13 01:13:13

回答 1查看 1.3K关注 0票数 0

我有如下代码，但它在编译错误时失败。

typedef struct {
    logic [7:0] mem_data[1024];
} mem_blk;

mem_blk m_mem[];
...
...
logic [7:0] data = 'h12;
m_mem[3].mem_data[0] = data;

错误信息是: Error- SV-RTOOBAW引用越界数组字

回答已采纳

发布于 2018-08-13 01:46:57

动态数组需要使用new[]进行分配，或者同时从一个数组中复制。所以你需要做的是

m_mem = new[4];

然后才能引用m_mem[3]。

或者，您可能打算声明一个关联数组，而不是动态数组。

mem_blk m_mem[bit [15:0]];

然后，对m_mem[3]的写操作将分配该条目。

票数 2

页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持

原文链接：

https://stackoverflow.com/questions/51811078

复制

相似问题

问如何在systemverilog中处理结构初始化EN