1位ALU图的组件
1位ALU图的组件
提问于 2019-05-09 23:34:02
我知道VHDL中的一个组件是：
一个可重用的VHDL子模块，可以用VHDL码的元器件声明在另一个数字逻辑电路中进行声明。这有助于轻松实现分层设计。
但是，谁能向我解释/展示我应该在下图中的VHDL代码中声明哪些组件？
例如，这是正确的吗？
architecture Behavioral of ALU1Bit is
component Adder1Bit
port(
carryIn: IN std_logic;
A: IN std_logic;
B: IN std_logic;
output: OUT std_logic;
F: OUT std_logic
);
end component;
begin
....
end Behavioral;回答 1
Stack Overflow用户
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发布于 2019-05-10 02:00:13
例如，如果你初始化组成1位加法器的所有更简单的组件，那么它是正确的。您必须初始化所有and、or等组件，初始化所有内部信号，并为输入/输出分配适当的值。
编辑以澄清:您声明的Adder1Bit必须在其他文件中设计。在你列出的代码中，你只是简单地重用它。在另一个文件中，即Adder1Bit设计文件中，您必须初始化所有必需的元素(更简单的元素，如和、或、或等)。为了让Adder1Bit正常工作。
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原文链接：
https://stackoverflow.com/questions/56062964
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