blocks|key|1151226|text|您将需要创建一个外部模块，其端口如您的原理图(D、Clk、Q、NQ)所示。在这个模块中，您实例化了两个子模块DLatch和RSLatch，并适当地连接了端口。(您需要为内部互连声明额外的电线。)|type|unstyled|depth|inlineStyleRanges|entityRanges|data|1151227|entityMap^0|0^^$0|@$1|2|3|4|5|6|7|D|8|@]|9|@]|A|$]]|$1|B|3|-4|5|6|7|E|8|@]|9|@]|A|$]]]|C|$]]

You will need to create an outer module, with the ports as shown in your schematic (D, Clk, Q, NQ). Inside this module you instantiate the two submodules DLatch and RSLatch, and wire the ports appropriately. (You will need to declare extra wires for the internal interconnects.)

blocks|key|2675697|text|说真的，你应该给自己买一本Verilog手册，或者搜索一些在线资源。|type|unstyled|depth|inlineStyleRanges|entityRanges|data|2675698|不管怎么说，像这样的东西应该管用：|2675699|module+dff+(
++++input+Clk,
++++input+D,
++++output+Q,
++++output+Qbar
++);

++wire+q_to_s;
++wire+qbar_to_r;
++wire+clk_bar;

++assign+clk_bar+=+~Clk;

++D_latch+dlatch+(
++++.D(D),
++++.Clk(Clk),
++++.Q(q_to_s),
++++.Qbar(qbar_to_r)
++);

++RS_latch+rslatch+(
++++.S(q_to_s),
++++.R(qbar_to_r),
++++.Clk(clk_bar),
++++.Qa(Q),
++++.Qb(Qbar)
++);

endmodule|code-block|syntax|javascript|2675700|entityMap^0|0|0|0^^$0|@$1|2|3|4|5|6|7|K|8|@]|9|@]|A|$]]|$1|B|3|C|5|6|7|L|8|@]|9|@]|A|$]]|$1|D|3|E|5|F|7|M|8|@]|9|@]|A|$G|H]]|$1|I|3|-4|5|6|7|N|8|@]|9|@]|A|$]]]|J|$]]

Seriously, you should get yourself a Verilog handbook or search for some online resources. 

Anyway, something like this should work:

<pre><code>module dff (
 input Clk,
 input D,
 output Q,
 output Qbar
 );

 wire q_to_s;
 wire qbar_to_r;
 wire clk_bar;

 assign clk_bar = ~Clk;

 D_latch dlatch (
 .D(D),
 .Clk(Clk),
 .Q(q_to_s),
 .Qbar(qbar_to_r)
 );

 RS_latch rslatch (
 .S(q_to_s),
 .R(qbar_to_r),
 .Clk(clk_bar),
 .Qa(Q),
 .Qb(Qbar)
 );

endmodule
</code></pre>

blocks|key|1151295|text|您可能需要查看一下Emacs+AUTOWIRE|type|unstyled|depth|inlineStyleRanges|entityRanges|offset|length|data|1151296|entityMap|0|LINK|mutability|MUTABLE|url|http://www.veripool.org/papers/verilog-mode_veritedium_snug.pdf^0|9|E|0|0^^$0|@$1|2|3|4|5|6|7|L|8|@]|9|@$A|M|B|N|1|O]]|C|$]]|$1|D|3|-4|5|6|7|P|8|@]|9|@]|C|$]]]|E|$F|$5|G|H|I|C|$J|K]]]]

You might want to look into <a href="http://www.veripool.org/papers/verilog-mode_veritedium_snug.pdf" rel="nofollow noreferrer">Emacs AUTOWIRE</a>

I have written two modules DLatch and RSLatch and i want to write verilog code to join those two.

How to wire two modules in Verilog?

翻译质量差，导致语言生硬或混乱。

没有提供实际的解决方法或示例。

解答不清晰，无法理解或解决问题。

页面排版不美观，阅读体验差。

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我已经编写了两个模块DLatch和RSLatch，我想编写verilog代码来加入这两个模块。

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