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gVim编辑器——基本设置、常用命令、代码片段

编程算法 windows ide

gVim是一款强大的编辑器，可以满足大部分语言的编程需要。尤其是其自带的模板定制功能对于Verilog来说非常受用。然而gVim有很多操作是不同于其他编辑器的，这让很多初学者望而却步，因此，本文将gVim的一些常用技巧列举了出来。

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2020-03-20

4.3K0

【vivado约束学习二】 IO延时约束

要在设计中精确建模外部时序，必须为输入和输出端口提供时序信息。Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值： 1，set_input_delay 2，set_output_delay

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2019-10-29

2.2K0

【Vivado约束学习】时钟约束

fpga ide 单片机

在数字设计中，时钟代表从寄存器（register）到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算时序路径要求，并通过松弛计算报告设计时序裕度（Slack）。时钟必须正确定义，以获得最佳的时序路径。以下特性定义了时钟： 1，时钟定义在它的树根的驱动器管脚或端口上，被称为源点。 2，时钟的边沿是由周期和波形特性相结合来描述的。 3，周期以纳秒（ns）为单位,时钟对应于波形重复的时间。 4，波形是时钟周期内上升边沿和下降边沿绝对时间的列表，以纳秒（ns）为单位。列表必须包含偶数的值。第一个值总是相对应的。到第一个上升的边沿。除非另有规定，占空比默认为50%，相移到0ns。如图1所示，时钟CLK0具有10ns周期、50%占空比和0ns相位。时钟CLK1具有8ns周期、75％占空比(8ns内的高电平时间为6ns)和2ns上升沿相位偏移。

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2019-10-29

4.4K0

Vivado加上VsCode让你的生活更美好

powershell ide 编程算法

大二的时候，接触硬件描述语言。Vivado自带的编辑器实在很难用，为了有更加舒适的体验，我寻找着取而代之的方法。网络上的答案大同小异，基本上都是用的Sublime Text.（我的学长们也都是）平时写工程的过程中，我习惯使用VsCode,尤其是在微软收购GitHub之后，虽然越来越卡了。但是我还是尽可能的选择了Code,现在用了一年多了，感觉还是很不错的，接下来分享一下如何配置使用，让您的生活更美好。

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2019-10-29

6.7K0

Ubuntu下Icarus的iverilog+gtkwave的FPGA波形仿真

iverilog+vvp+gtkwave相当于modelsim等波形仿真工具，iverilog+gtkwave完全免费，但是modelsim软件需要破解。

FPGA开源工作室

2019-10-29

2.5K0

Zynq-7000 rgb2ycbcr IP的创建与使用

tcp/ip fpga ide

IP(Intellectual Property)在嵌入式FPGA设计中，指的是某些设计好的模块，分为软件模块和硬件模块。这些模块，一般都是已经测试好，所有功能完善的，由一些用户自己设计的。有些模块是免费的，也有收费的模块。所有用户都可以将这些IP核(IP Core)导入到自己的工程中，同样，所有用户也都可以定制自己的IP核。

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2019-10-29

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Zynq-7000 ARM端MIO的使用

Xilinx Zynq-7000 芯片的PS端MIO（multiuse I/O）所在位置如下图红色框所示。MIO（0:15）在bank0上，MIO（16:53）在bank1上。他们不需要管脚约束，既可以当做PS 端普通的IO也可以用做PS端SPI、I2C、CAN等总线。

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2019-10-29

1.1K0

Zynq-7000 ARM端helloworld实验

Helloworld 实验总是各种编程语言的开始第一课，这里我们将使用xilinx zynq-7000芯片ARM端完成串口打印”Helloworld”实验，旨在体验一下zynq-7000 的开发流程，为以后的zynq-7000的开发打下基础。

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2019-10-29

1.1K0

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