腾讯云
开发者社区
文档
建议反馈
控制台
首页
学习
活动
专区
工具
TVP
最新优惠活动
文章/答案/技术大牛
搜索
搜索
关闭
发布
登录/注册
精选内容/技术社群/优惠产品,
尽在小程序
立即前往
文章
问答
(9999+)
视频
沙龙
1
回答
不带
参数
的
VHDL
函数
?
function
、
parameters
、
compiler-errors
、
vhdl
有没有可能定义一个没有
参数
的
VHDL
函数
? 我正在尝试计算record类型中
的
位数,但要做到这一点,必须创建该类型
的
实例。由于我不能只定义const BITS = t_rec.a'length + t_rec.b'length,所以我想定义一个实例化记录rec : t_rec并返回rec.a'length + rec.b'length
的
函数
但是,编译器甚至在到达定义之前,就会在
函数
声明处出现un
浏览 22
提问于2019-03-12
得票数 1
回答已采纳
1
回答
如何用
VHDL
编写布尔
函数
?
vhdl
、
boolean-logic
我有一个布尔
函数
minimize,我想用
VHDL
创建它。我用电路创建了它,它工作得很完美,但当我用
VHDL
创建它时,它给出了不同
的
输出。有人可以检查我
的
布尔
函数
和代码并帮助调试吗?下面是布尔
函数
下面是我用于布尔
函数
的
代码: Q0 <= (A0) or (A1) or (not
浏览 0
提问于2013-10-25
得票数 1
1
回答
用C语言编程调用
VHDL
实现
c
、
vhdl
、
fpga
、
xilinx
、
xilinx-ise
我正在考虑编写一个C
函数
,它将实数
的
数组/向量作为
参数
传递给
VHDL
实现,
VHDL
代码使用FPGA中
的
数组进行一些计算,并将结果返回给C
函数
。那么,我
的
问题--如何编写一个C
函数
来调用
VHDL
实现呢?有人能像教程、API或其他什么东西那样引导我走向正确
的
方向吗? 任何帮助都将不胜感激。谢谢!:)
浏览 3
提问于2015-06-18
得票数 2
2
回答
在ElementTree/Python中使用多个属性查找匹配项
python
、
xml
、
elementtree
" status="run" time="0" classname="TestOne" /> <testcase name="
VHDL
_SIMULATE_Passthroug
浏览 0
提问于2011-01-27
得票数 10
回答已采纳
4
回答
如何将开关
参数
传递给另一个PowerShell脚本?
powershell
、
parameter-passing
我有两个PowerShell脚本,它们有开关
参数
:[CmdletBinding()] [switch]$
VHDL
2008compile.ps1:param() { compile-tool1.ps
浏览 3
提问于2016-06-24
得票数 75
回答已采纳
1
回答
当Verilog模块在
VHDL
模块内实例化时,
参数
重写
vhdl
、
verilog
、
system-verilog
我们
的
模拟器允许
VHDL
/ Verilog混合,我们
的
设计使用用
VHDL
编写
的
IP (否则,我们
的
设计主要是Systemverilog)。我们遇到了问题,因为
参数
重写不能正常工作,我们从模拟器
的
文档中找到了以下语句: 默认情况下,当在
VHDL
设计单元内实例化Verilog模块并完成默认绑定时,
VHDL
泛型将使用位置映射映射到Verilog
参数
。这是说
VHDL
泛型到Ver
浏览 0
提问于2018-07-31
得票数 0
3
回答
不带
时钟
的
Vhdl
vhdl
、
clock
、
fpga
、
fsm
我在我
的
vhdl
代码中有一个时钟,但我不使用它,只是当一个组件完成并获得输出时,我
的
过程只是依赖于握手,这个输出在我
的
FSM
的
敏感度列表中,然后成为下一个组件
的
输入,当然它
的
输出也在我
的
FSM
的
敏感度列表中(所以要知道will组件何时完成它
的
计算)。这种方法是错误
的
吗?它在模拟中工作,也在路由后模拟中工作,但得到这样
的
警告:警告:相对于CLK在i上保持高违规;以及警告:相对于CLK
浏览 1
提问于2013-03-21
得票数 2
回答已采纳
3
回答
什么是
不带
参数
的
函数
?
language-agnostic
、
functional-programming
、
closures
、
nomenclature
有没有一个术语来描述一个
不带
参数
的
函数
比“
不带
参数
的
函数
”更简洁呢?(以同样
的
方式,例如“高阶
函数
”意味着“以
函数
作为
参数
或返回
函数
的
函数
”) 我自然会想到"void",但当我看到"void“时,我也会想到副作用。我考虑
的
情况就是在constantly
的
讨论中发现
浏览 3
提问于2011-04-27
得票数 19
回答已采纳
1
回答
vhdl
'87中实例引脚
的
常量连接
vhdl
、
modelsim
、
register-transfer-level
我有以下简单
的
测试案例:use ieee.std_logic_1164.all; end top; 如果在
VHDL
'87中不支持这一点,那么什么才是连接常量和实例引脚
的
正确方法。
浏览 2
提问于2014-02-27
得票数 0
回答已采纳
2
回答
为什么Modelsim 10不能编译旧代码?
vhdl
、
modelsim
那些不能编译
的
有一个常见
的
错误我只是简单地包含了std_logic
的
包,将位改为std_logics,它神奇地修复了第一次重新编译时
的
问题(对我来说这是很少见
的
)。我
的
问题是,为什么新
的
编译器(如果它是新
的
)不接受bit & unsigned(N降到0)。是不是某种新
的
标准迫使HDL程序员使用更多
的</e
浏览 1
提问于2011-01-26
得票数 2
回答已采纳
1
回答
在什么情况下,C++11 = default构造
函数
不同于
不带
参数
和空主体
的
构造
函数
?
c++
、
c++11
、
default-constructor
我知道如果提供了
参数
化
的
构造
函数
,则不会生成隐式
的
默认构造
函数
。 Box() {} // default constructor int x;在C++11中,我们可以编写= default来指定我们希望隐式生成
的
默认构造
函数
浏览 23
提问于2021-02-27
得票数 0
1
回答
Verilog与
VHDL
的
对应表达式
vhdl
、
verilog
、
fpga
在用Verilog编写
的
rtl源代码中,有一个变量我想从一个用
VHDL
编写
的
测试工作台文件中执行-> start_simulation;。
VHDL
中对应
的
句子是什么?
浏览 3
提问于2020-01-31
得票数 1
回答已采纳
2
回答
我可以在Verilog中调用
VHDL
函数
吗
vhdl
、
verilog
、
system-verilog
我目前正在尝试在我
的
Verilog设计中使用某些遗留
的
VHDL
代码。虽然可以在Verilog中实例化
VHDL
模块,但我找不到在Verilog中调用
VHDL
函数
的
方法。(除了将其包装在
VHDL
模块中并实例化该模块之外)。有没有办法在Verilog中直接调用
VHDL
函数
?
浏览 1
提问于2016-04-21
得票数 5
1
回答
类型记录:不正确
的
类型检查,以检查返回无效
的
函数
typescript
、
typescript-typings
有谁能向我解释一下为什么我在下面写
的
代码似乎没有区分以下两种类型:2 () => () => void (
不带
参数
的
函数
,并返回
不带
参数
而不返回任何
参数
的
函数
浏览 2
提问于2020-03-27
得票数 0
回答已采纳
1
回答
面对错误后,颤振1.17更新。不知道是因为更新还是不更新
flutter
、
dart
编译器消息: /C:/src/flutter/packages/flutter/lib/src/widgets/actions.dart:32:9:错误:超类'Diagnosticable‘没有
不带
参数
的
未命名构造
函数
= null);^ /C:/src/flutter/packages/flutter/lib/src/widgets/a
浏览 2
提问于2020-05-08
得票数 1
1
回答
封装、继承和多态性
inheritance
、
polymorphism
、
encapsulation
我有点困惑,我不得不做几套这样
的
事情。如果有人能给我一个示例代码,我将不胜感激。具有newRadius
参数
的
Circle类构造
函数
。该方法首先通过以下语句调用
不带
参数
的
超类构
浏览 3
提问于2016-11-27
得票数 0
1
回答
vhdl
函数
/过程常量
参数
c
、
arguments
、
constants
、
vhdl
可以用关键字constant来标记
函数
或过程
的
参数
,例如 constant pospre: positive_prefix) return natural; 然而,我看不出
浏览 1
提问于2020-11-05
得票数 0
1
回答
在
VHDL
中错误传递类型访问
函数
function
、
parameters
、
vhdl
、
modelsim
我有一个包含指针(access)
的
VHDL
记录。我需要创建一个
函数
,作为
参数
接收这个记录,并从它
的
数据中写入一个文件。但是,通过MODELSIM进行仿真,我得到了以下错误: **错误:(vcom-1462)非法声明x_file_format类型
的
常量"xxx“(类型是或包含访问类型)。如何将指针作为
参数
传递给
函数
?
浏览 0
提问于2018-12-09
得票数 1
2
回答
如何生成依赖于systemverilog中以前
的
参数
的
参数
verilog
、
system-verilog
、
verilator
我最近从
VHDL
切换到SystemVerilog,我正在转换我
的
一些代码。我想生成一个基于3个
参数
SZ,L,max
的
局部
参数
数组。 !end 我尝试使用一个
函数
来生成localparams,但我得到一个错误,即
函数
中
的
元素分配不是常量。我在
VHDL
中从来没有遇到过这个问题。我能想到
的
唯一其他选择是在for generate中创建
参数
,但是我如何引用初始值呢?有没有其他
的
解决方案
浏览 14
提问于2020-01-22
得票数 0
3
回答
不接受
参数
的
Oracle
函数
oracle
、
function
为什么调用CURRENT_DATE、CURRENT_TIMESTAMP、SYSDATE和SYSTIMESTAMP时
不带
括号。我知道它们
不带
参数
,但在其他语言中,您仍然会使用括号调用
函数
。在Oracle中,不接受
参数
的
任何
函数
都不能用括号调用吗? 如果有人能告诉我这方面的文件,我会很感激
的
。
浏览 1
提问于2019-06-08
得票数 7
回答已采纳
点击加载更多
扫码
添加站长 进交流群
领取专属
10元无门槛券
手把手带您无忧上云
相关
资讯
Python函数的参数
python函数的参数
二十、Python的函数-参数
函数传入参数的问题
函数参数的演进之路
热门
标签
更多标签
云服务器
即时通信 IM
ICP备案
对象存储
实时音视频
活动推荐
运营活动
广告
关闭
领券