为什么当我们试图在VHDL中合成不完整的if语句时，合成器使用锁存器而不是触发器？
如果从数字/电路的角度进行解释，我们将不胜感激。
浏览 68提问于2019-07-19得票数 0
回答已采纳
我最近被告知，在VHDL合成过程中，所有(大多数)非预期锁存问题的解决方法是将任何有问题的信号记录在案。这似乎有点太好了，不太真实，但我对VHDL没有那么丰富的经验，所以可能有其他的东西，我没有考虑。
我应该把我所有的信号都记录下来吗？
浏览 6提问于2013-09-09得票数 0
回答已采纳
有时我在Xilinx中收到警告：
process (clk, rst) if (rst = '1') thentest <
浏览 5提问于2014-03-31得票数 0
回答已采纳
过程块中的语句是连续执行的，所以为什么没有任何block1、block2或block3推断锁存？中，y是在tmp1的新值可用之前使用阻塞赋值计算的。在block2中，tmp2是使用非阻塞赋值计算的，它应该将赋值推迟到始终块完成时。同时，使用阻塞赋值计算z，tmp2的新值还不可用。
在block3中，有一个不完全的灵敏度列表，并且
浏览 3提问于2015-01-24得票数 1
回答已采纳
我得到了正确的输出。但是，在执行RTL Schematics和Technology Schematics时，我会遇到这样的错误：
为了综合目的，增加了灵敏度列表中缺失的信号。锁存可以从不完整的大小写或if语句中生成。我们不建议在FPGA/CPLD设计中使用锁存器，因为它们可能导致计时问题。(2)从不完整的情况或如果陈述
浏览 4提问于2021-04-29得票数 1
例如，在未锁定的进程中，所有信号都必须在每种情况下设置，以防止锁存被实现。但这是否也是一个计时过程的问题呢？我一直认为不是这样的，但我的一个朋友告诉我，我必须设置所有的信号在所有情况下，以防止合成引入闩锁，甚至在这里。
浏览 0提问于2013-11-22得票数 2
回答已采纳
1回答
Xilinx正在推断我编写的VHDL代码的锁存器。我已经查找了可能的原因，并发现这往往是由于不完整的if或案例陈述。我已经通过了，并确保包括其他和当别人的声明，但我仍然收到警告。我相信这也影响了我正在做的另一个项目，所以我想了解为什么会这样。<= nstate_s; null;end process;
end Behavioral;
浏览 7提问于2017-03-31得票数 1
回答已采纳
2回答
我有个关于VHDL的问题。下面的代码是为一个+/- 2度的恒温器，它的工作和模拟很好，但我有一些无法解释的警告，其中一个特别是困扰我。:= ONOFF; Heaton <= ONOFF;END ARCHITECTURE sequential;
警告(10631)：thermo.vhd(19)处的VHDL过程<em
浏览 6提问于2015-12-04得票数 0
回答已采纳
2回答
我必须用vhdl描述一个简单的d-闩锁，然后合成它.问题是它是一个“一元”的d锁存器，它的单个输入直接映射到它的输出(Q和nQ)。你可以想象它是一个经典的异步锁存器，其中clk信号总是很高.这在逻辑中是无用的元素，在大多数情况下，xilinx合成器会给出一个空的技术模式。then
浏览 3提问于2013-11-06得票数 0
回答已采纳
我必须实现一个D锁存器，它在aclrn=0时异步重置，当sclrn=0时同步。实现应该能够遵循这两种重置方法。end if;哪里我是否正确地认为，这个过程不需要将还有其
浏览 1提问于2017-01-29得票数 0
回答已采纳
3回答
我想锁存一个信号，但是当我尝试这样做时，我得到了一个周期的延迟，我如何避免这种情况？if wclk'event and wclk = '1' then end if;但是，如果我尝试这样做，并在模拟过程中查看波我想要实现的就是在wclk的上升沿采样we，并使其保持稳定，直到下一个上升沿。然后，我将锁存的
浏览 0提问于2012-09-29得票数 1
回答已采纳
downto (i * BITS)) <= mux_out(i);end;
综合工具告诉我“为信号mux_out<3><6>找到了1位锁存器。锁存可能是由不完整的情况或if语句产生的。我们不建议在FPGA/CPLD设计中使用
浏览 2提问于2016-01-04得票数 1
回答已采纳
2回答
我用下面的VHDL实现了一个100 Mhz的时钟和一个25 Mhz的时钟。clock_25MHz <= not clock_25MHz; end if;end process;“警告:Xst:1293-FF/锁存器count_1在块中的常量值为0。此FF/锁存器将在优化过程
浏览 2提问于2014-04-22得票数 0
2回答
我已经用VHDL写了一个简单的RS锁存器，并试图用ISE来综合它。合成器增加了一个D触发器，其中D输入接地，我的(S)et和(R)eset输入被视为预置和清除输入。我以为只会看到NAND门。为什么在不需要触发器的情况下添加触发器？另外，为什么D输入连接到地？
浏览 31提问于2017-03-14得票数 0
回答已采纳
2回答
我知道，推断锁存发生在并非定义了所有可能的路径时，但在我的过程中，为了避免这种情况，我做了一些考虑：signal BothButtons : std_logic_vector (1 downto0) ;Signaling : process(button0, button1)
警告(10631)：swDi
浏览 6提问于2015-10-22得票数 0
回答已采纳
我在这里给出了两个Verilog模块，它们在模拟过程中的行为是一样的。但是我不明白为什么在这些模块中使用assign/deassign，也就是说，这两个代码之间有什么区别？
浏览 3提问于2014-09-20得票数 1
回答已采纳
1回答
我正在用VHDL设计一个停车场门。当我使用Quartus VWF文件模拟它时，我得到了未知的值(X)，但我不知道为什么。所有这些都编译正确。但是，当我使用VWF文件测试它时，我得到的是：有人能检查我的代码并告诉我我做错了什么吗？
浏览 5提问于2016-03-22得票数 1
回答已采纳
2回答
触发器与锁存推理困境
、、、、
有人能给我解释一下为什么要推断锁锁而不是触发器吗？begin
if (!之所以合成锁存，而不是触发器，是因为在分配的右边是一个常量。在这种情况下，锁存和触发器的行为是等价的，因为它是在信号边缘(触发器)捕获输入值，还是当输入锁存启用时(锁<em
浏览 1提问于2016-06-01得票数 1
1回答
PROCESS(X,Y) OUT<=X;END PROCESS;
我是VHDL的新手，我正在测试分配逻辑值的方法。这句话是两个值进行OR运算的一种可能的方式吗？
浏览 1提问于2020-04-14得票数 0
扫码
添加站长 进交流群
领取专属 10元无门槛券
手把手带您无忧上云
相关资讯
热门标签
云服务器
ICP备案
对象存储
腾讯会议
云直播活动推荐
腾讯云开发者
