我是VHDL的新手。我听说信号赋值只在进程结束时更新，并且只会使用最近的赋值，所以我想测试一下它。为什么temp的值在第一个进程(i=0)结束时没有更新，即使我已经有了a，b，c的初始值？它只在第二次迭代(i=1)时开始更新temp的值。
浏览 17提问于2021-08-24得票数 0
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我一直在努力学习如何在VHDL中使用条件信号赋值(我相信哪些是WHEN ELSE语句？)然后想出了一个应该很简单的代码。但是ModelSim不让它编译，一直告诉我我有一个非法的并发语句。哪里?为什么？我曾尝试在进程内执行IF ELSIF ELSE语句，但仍然收到完全相同的错误，因此我现在比开始时更加困惑……Use ieee.std_logic_1164.all;
Y <= '0' WHEN A = '0&#
浏览 2提问于2015-09-28得票数 1
我想在VHDL上写点东西，但不管用。为什么这是意外的with？将这两种语法( case...is和with...select )混合在一起是错误的吗？
浏览 1提问于2017-11-02得票数 1
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我是一个VHDL的初学者，所以如果这个问题看起来很傻，请不要介意，如果我没有遵守这个论坛的规则，请告诉我。不过，我还没有在互联网上发现同样的问题。但是，当我检查相应地址处的next_mem2中的内容时，得到的结果是0000000000000001。我哪里错了？提前感谢！
浏览 0提问于2018-04-26得票数 0
my_entity isbegin
b <= a and c;
第二行将尊重在另一个进程中更改的a，还是只在体系结构结束时分配所有信号？
浏览 1提问于2011-10-10得票数 4
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我是VHDL语言的新手，但是有人教我在写一个值到像data_out这样的输出端口时，你应该总是使用“中间人”信号来传递你的值。在这里，我尝试使用信号"data“来传输信号，但是这个实现导致了data_out变化之前的延迟(当ld变高时)。完全取出数据，并对我在C程序中的编码方式进行编码，消除了这种延迟，寄存器工作得很好。你知道为什么会这样，为什么我不应该这么做吗？data_out <= data_in; end
浏览 1提问于2014-05-11得票数 0
我来自软件领域，并试图找出如何用VHDL编写顺序算法。从教科书中可以看出，进程中的语句是按顺序执行的。但我意识到，只有当涉及到变量，而不是信号时，这才是真的。Re在进程内发出信号，它们在进程结束时得到更新，计算使用的是正确的操作数的前一个值。所以据我所知，它仍然是并行的。为了性能目的，我不能总是使用变量进行复杂的计算。但是如何利用信号来给出序列算法呢？我最初的想法是使用FSM。这是真的吗？FSM是正确编码VHDL顺序算法的唯一途径吗？如果我是对的，一个进程中</
浏览 2提问于2013-02-02得票数 1
奇怪的是，我的项目的另一个文件中完全相同的代码似乎没有问题，而且我使用的是相同的库。怎么了？
浏览 0提问于2011-11-14得票数 1
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我试着根据DCF77信号做一个原子钟。现在我试着对向量进行偶数奇偶校验。而不是将正确的数据传递给另一个向量。现在我的问题是，它不会执行奇偶校验(在xor中为循环)，对我来说，代码是正确的，编译没有错误。
浏览 2提问于2014-05-25得票数 0
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如何用VHDL编写以下代码？？$stop;
$display("hello word (%t)");下面是我到目前为止在VHDL中尝试过的：library IEEE; use STD.textio.all;use IEEE.std_logic_textio.all;
-- VHDL</em
浏览 1提问于2021-01-22得票数 1
在VHDL中，需要在流程语句中使用变量才能立即更新它。信号的使用是可以完成的，但不会立即更新。重复我上面的问题:为什么在处理语句中不立即更新一个信号？
浏览 0提问于2021-07-23得票数 0
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我正在努力学习VHDL，并努力学习它的一些基本知识。问题如下：
Process语句被描述为包含按顺序运行的代码(一行接一行)。我想问为什么不能在进程语句中运行并发代码(意思是所有行都并行执行)。
浏览 5提问于2014-05-14得票数 0
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我是VHDL的新手，我正在尝试做一个二进制到BCD的转换器，我已经在互联网上搜索过了，现在我试图让我自己理解它和VHDL，这是我的程序：use IEEE.STD_LOGIC
浏览 0提问于2013-06-16得票数 0
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我正在尝试将一个额外的位连接到两个8位长的‘std_logic_vector’中。额外的位将保存加法中的进位。我确信这个错误是愚蠢的，我不太熟悉vhdl中的串联工作原理，也许有更好的方法来存储进位，任何帮助都将不胜感激。
浏览 0提问于2018-02-07得票数 0
我想知道如何使用VHDL在组合逻辑中并发执行信号赋值语句？例如，对于下面的代码，这三个语句应该并发运行。我怀疑的是，当我运行模拟时，'y‘输出信号是如何立即改变的，尽管如果语句同时运行，'y’将看不到'wire1‘和'wire2’的效果(仅当语句被多次执行时)。
浏览 9提问于2018-01-30得票数 1
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因此，我很难理解在vhdl中从ram或rom中获取值所花费的时间。在ram中插入数据，我知道发生在时钟的上升沿，需要一个时钟，就像我的例子一样，但是在获取数据方面，是否需要一个时钟从内存中获取数据，然后再获取另一个时钟周期来获取数据输出，这意味着需要2个时钟周期来获取数据
浏览 2提问于2017-03-08得票数 0
我有一个关于VHDL的基本问题。根据我的理解，发生这种情况是因为信号是平行分配的。但是为什么这个过程中的语句是连续的呢？process(Clk)if(rising_edge(Clk)) then a <= b and c;end process;
在上面的过程中，
浏览 3提问于2020-12-04得票数 1
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