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(9471)
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沙龙
1
回答
为
testbench
生成
带
比率
的
时钟
、
我想为我
的
I2S多路分解器模块
生成
一个测试激励。激励包含来自ADC测量
的
值。I2S标准提供了两个
时钟
: LRCLOCK和BITCLOCK。在我
的
例子中,LRCLOCK
的
频率是48 the (这也是采样率),而BITCLOCK是64*LRCLOCK,这导致了3.072 the
的
时钟
。在
testbench
中创建
时钟
时,LRCLOCK和BITLCOCK之间始终存在偏移量。我无法解释这个偏移量是从哪里来
的
。
浏览 33
提问于2019-05-24
得票数 0
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1
回答
如何在COCOTB中
生成
时钟
?
、
我正在尝试使用Cocotb (一个基于Python
的
框架)来验证一个基于flash
的
设计,这是我第一次接触它。我过去一直使用verilog,SystemVerilog。我正在尝试
为
testbench
生成
时钟
。 我试着浏览了一下文档。我在cocotb
的
网站上看到了,那里有一个
时钟
课程。我还可以使用cocotb.fork(clock(dut.clk,5000).start())之类
的
东西来
生成
时钟
。de
浏览 13
提问于2019-07-20
得票数 0
2
回答
有人能帮我创建一个Verilog测试平台吗?
、
、
、
有人能帮我
为
下面的代码创建一个测试平台或者仅仅是输入代码吗?我用
的
是西林。
浏览 0
提问于2013-11-19
得票数 0
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1
回答
在SystemC测试平台模块中管理信号
、
、
、
为了测试该模块
的
结果是否正确,我创建了一个具有以下信号
的
testbench
模块:
浏览 3
提问于2016-06-10
得票数 1
回答已采纳
1
回答
uut在
testbench
中没有响应
、
、
、
我没有得到uut在测试平台上
的
任何回应。模块exp2_up_down_counter在没有
testbench
的
情况下工作正常,但是在
testbench
中实例化时,输出作为xxxx提供。以下是上下计数器
的
主要模块:module exp2_up_down_counter (input clk, reset, mode, output reg [3:high count <= count - 1; // w
浏览 4
提问于2022-02-10
得票数 1
回答已采纳
1
回答
一位随机数发生器
、
、
我试图在Verilog
的
每个
时钟
周期上
生成
单比特随机数,以用于测试目的。我在一个
testbench
模块中做这件事。clk;end 但经过模拟后,我在seed中得到
的
常量值
为
1,而in中有x。感谢任何帮助。
浏览 8
提问于2017-01-27
得票数 1
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1
回答
不可综合VHDL码
、
、
、
我试图用VHDL程序
为
斯巴达-S6系列FPGA制作一个DNA读取器模块。问题是我
的
代码不能被合成。它
的
工作原理是模拟,但在合成过程中,它只是个马尾辫。我还搜索了一些无法合成
的
VHDL过程,但我认为我做得很好,而且它必须被很好地合成。以下是我
的
流程代码:
浏览 3
提问于2015-10-17
得票数 0
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1
回答
为什么$display函数没有打印任何值?
TPG模块
的
代码 endendmodule 下面给出了
testbench
的
代码。
浏览 0
提问于2020-05-04
得票数 1
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1
回答
使用clk延迟
在我
的
测试平台中,我使用这个部分来提供输入--我可以使用@( .How )--而不是代码中
的
#10 clk=1'b0; initial
浏览 2
提问于2014-07-10
得票数 1
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1
回答
在Rosetta2下运行
的
x86_64进程中,如何获得系统
时钟
的
真实值?
、
、
、
这个应用程序需要与在Apple Silicon macs上作为arm64运行
的
其他进程进行交互,并且在这样做
的
过程中,它需要获取系统
时钟
的
原始
时钟
节拍
的
值,这将由mach_absolute_time()在Intel mac上,mach_absolute_time()以纳秒
为
单位返回系统
时钟
,而mach_timebase_info()返回
的
是纳秒与
时钟
节拍
的
1:1
比率
。在Apple
浏览 18
提问于2021-09-24
得票数 0
1
回答
OR门5种行为模型
的
差异
、
我想为OR门设计5种行为模型。这些模型之间有什么区别?每种模型都实现哪些延迟(惯性延迟和传输延迟),原因是什么?#4 O = (A | B);#4 O <= (A | B);O = #4 (A | B);O <= #4 (A | B);assign #4 O = (A | B);
浏览 1
提问于2015-05-21
得票数 0
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2
回答
带
十进制
的
VHDL
时钟
分频器
、
、
、
我正在尝试将一个50 VGA
的
时钟
降低到25.175 VGA,以便在VGA控制器中使用。我已经有了一个
时钟
分频器,但每当当前
时钟
速度和所需
时钟
速度
的
结果分频不是整数时,就会遇到减慢
时钟
的
问题。即50000000/25175000 ~ 1.98.
时钟
分频器编译并运行,但如果分频
为
十进制数,则不输出任何内容。下面是我
的
代码: USE IEEE.ST
浏览 3
提问于2012-06-18
得票数 3
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1
回答
使用行为模块
的
Xilinx ISE Post放置和路线模拟
、
testbench
包含连接到
testbench
中A
的
实例
的
其他模块(B,C)
的
实例。 编辑:使用XST进行综合和PnR后时序,使用isim进行模拟。
浏览 2
提问于2013-11-12
得票数 1
1
回答
在clk中间读取clk ='1‘
的
输入值
但让我说,我想阅读输入时,clk是高
的
,在中途。我想我能写出我想表达
的
东西,所以我们怎么能做到呢?如果我不对,请解释。谢谢
浏览 0
提问于2014-03-10
得票数 0
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2
回答
Verilog计数器总是阻塞不起作用
我在使用以下代码
的
PC部分时遇到问题。它应该从0开始计数,但是当我运行
testbench
文件时,它不会计数。我和TA谈过了,我不明白为什么
testbench
文件没有计算PC寄存器。当我运行
testbench
文件时,PC以某种方式输出了一些无用
的
值。有人能帮我弄清楚为什么它不工作吗?; default: AddBus = 0; endendmodule 下面的模块是上述Verilog文件
的
浏览 2
提问于2020-11-15
得票数 1
3
回答
如何使用fpga采集样本?
、
、
我想从外部获取FPGA spartan 3
的
数字数据样本。最初我想以每秒1000个样本
的
速度进行采样。在vhdl编码中如何选择
时钟
频率? 谢谢。
浏览 3
提问于2013-08-08
得票数 0
4
回答
我对雷格和电线
的
关系非常小心
、
我正试图弄清楚为什么模拟
的
输出是X
的
。通过在网上查找verilog问题,在我看来,大多数问题来自于reg与线上
的
意外事故,然而,如果我觉得这可能仍然是我问题
的
根源的话。如果有人能告诉我做错了什么,写我
的
模块和模块
的
测试平台,这将是非常感谢
的
。 该模块是一个小储蓄罐,它以硬币
的
形式增加它
的
信用,或者根据购买
的
物品除去信用。我用
的
是8位累加器。测试平台还远没有完成,但我只是想得到一些“x”之外
的
浏览 0
提问于2013-11-20
得票数 2
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1
回答
模块没有正确实例化?
我有一个关于T鸟尾灯
的
示例代码,它将状态传递到下一个模块。我修改了代码,它不需要传递状态,但输出似乎没有变化(一直停留在1000)。以下是我修改
的
代码:input E,B,L,R,int_clk; end我在Java方面有过一些经验,但我对verilog不太了解,所以我甚至不知道哪里出了问题(在Java中,eclipse有断点和调试器之类
的
东西
浏览 3
提问于2015-11-20
得票数 0
回答已采纳
1
回答
模拟时间周期似乎与test_bench不同
、
、
、
、
我有一个测试台,上面写着:一种
时钟
,定义
为
: #5 sys_clk = ~sys_clk; #8 clk_acq = ~clk_asq;使用do文件运行模拟:initial begin
浏览 1
提问于2022-04-05
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2
回答
从100 base基准
时钟
生成
78 base
时钟
、
我必须使用VHDL语言从一个100 the
的
基准
时钟
(占空比0.5)
生成
一个78 the
的
时钟
(占空比为0.5或0.7) (因此
比率
是200/156)。我知道我可以使用DCM、PLL或类似的工具,但现在(不幸
的
是)我就是不能。因此,我想使用(不包括任何DCM或PLL)一个简单
的
分频器,但在这种情况下,我也知道频率只能除以整数(最小2,因为我会使用计数器来做这件事-在我
的
例子中,我必须除以1,28205128205128205
浏览 0
提问于2012-11-11
得票数 5
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