什么是systemverilog中的主题关键字

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system-verilog

我正在分析一个VIP，发现其中有以下几行：从来没有见过这样的结构。有人能解释一下“话题”是什么意思吗？代码如下： topic: AXI4STREAM VIP Package *

浏览 9提问于2018-07-06得票数 0

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在SystemVerilog中，虚拟类是否与抽象类相同？

oop、system-verilog、verification

请帮助我理解SystemVerilog.中虚拟类的需求对于抽象类，我们可以在SystemVerilog中使用接口。这两者有什么不同？

浏览 3提问于2016-06-07得票数 0

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什么是SystemVerilog的相当于VHDL的null关键字？

vhdl、system-verilog

当我们想要指定“什么都不做”时，VHDL中使用关键字null。这主要用于“其他”部分中的状态机，如下所示： when "001" => TmpData := RegA and RegB; when "100" => TmpData := not RegA;end

浏览 6提问于2022-09-01得票数 -1

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如何在系统verilog中声明动态数组

system-verilog、modelsim

我试图在SystemVerilog源代码中声明一个动态数组，但得到的错误如下： module sv1; 什么是可能的问题？

浏览 1提问于2015-04-16得票数 0

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为什么要在systemverilog的两次"new“中使用？

system-verilog

你能告诉我为什么我们必须在systemverilog中两次使用"new“关键字吗？number = 0; endclass MyClass test1 = new();如你所见，有两次使用"new“关键字你能告诉我为什么我们需要用到两次吗？

浏览 8提问于2018-08-10得票数 0

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SystemVerilog LRM 3.1a中的红色文本意味着什么？

system-verilog

我正在寻找中红色文本的公认定义。我能直觉到红色文本在大多数情况下意味着什么。然而，当我去寻找格式的正式声明时，我找不到一个。这就引出了这个问题的第二部分。什么Accelera文档指定了LRM中使用的不同格式和语义？

浏览 5提问于2015-06-23得票数 0

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为什么在verilog中使用typedef时会出现语法错误？

typedef、verilog

我不知道这里出了什么问题。我使用模型SE6.5b。然后，当我使用"typedef“时，会得到一个语法错误。

浏览 1提问于2014-02-24得票数 2

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verilog中的数据类型错误

verilog

我已经写了一些Verilog代码，其中的一部分代码如下： int i; for (i = 0; i < add_len; i++) end 执行此命令后，我得到的错误信息如下： Do not use bit, byte,

浏览 11提问于2020-06-20得票数 2

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Verilog语法错误，我找不到原因？

verilog

我刚开始使用Verilog，在下面的代码中似乎找不到错误，提前谢谢！

浏览 1提问于2016-02-01得票数 0

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如何在SystemVerilog规范中标记问题

system-verilog、ieee

我在一种电子设计自动化专有语言中发现了一个问题，并决定查看它是如何用SystemVerilog处理的，并发现LRM只是滑过了一个需要澄清的主题。我的问题是:我如何与从事SystemVerilog工作的IEE小组联系，以指出可以在其规范中进行澄清的问题？谢谢:-)

浏览 4提问于2019-01-21得票数 0

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icarus (iverilog编译器)的SystemVerilog支持

verilog、hardware、system-verilog、iverilog、icarus

我在Mac上使用iverilog，编译一些包含always_ff和always_comb块的代码有问题。ModelSim编译这些代码没有任何问题。

浏览 3提问于2017-04-24得票数 3

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systemverilog中的继承与虚拟接口？

oop、verilog、system-verilog

多重继承是非常普遍的OOPS概念，那么为什么它没有在systemverilog中实现，并且只允许单继承呢？第二，为什么类内不允许接口？是因为类中的动态存储和模块、程序、接口中的静态存储等存储实现的原因吗？

浏览 2提问于2014-12-08得票数 0

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参数化宏用法

verilog、register-transfer-level

我正在尝试使用Verilog中的参数化宏来通过宏名动态地更改实例的主模块，如下所示。endmodule input a, b; assign x = a & b;这里的意图是让顶层模块基于TECH_1和TECH_2宏值有两个不同的门。我的尝试在编译RTL时出现语法错误，如下所示：有人能帮我解决这个问题吗？

浏览 3提问于2015-06-04得票数 0

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如何将vhdl模块包含到systemverilog文件中

vhdl、verilog、system-verilog、vivado

我试图在vivado中的systemverilog项目中使用两个vhdl模块。(在同一项目中)它显示的行<

浏览 0提问于2019-07-23得票数 1

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SystemVerilog与C++赋值:引用还是复制？

system-verilog

我在追踪我正在处理的一些SystemVerilog代码中的一个错误，并惊讶地发现我认为的对象复制任务实际上是一个引用任务。这段简化的代码说明了我的意思：{ obj1 = obj_array[i];这是因为var关键字吗？在SystemVerilog中，复制赋值和引用赋值到底

浏览 1提问于2013-02-21得票数 5

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如何在SystemVerilog中做交叉口？

system-verilog

我想在SystemVerilog中找到两个列表之间的交集。从斯佩克曼那里intersect = listA.all(it in listB);typedef enum {A, B, C, D} my_enum;my_enumlistA[i]) if(listA[i] inside l

浏览 5提问于2015-08-27得票数 2

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支持Verilog和SystemVerilog

yosys

在约西的手册里我读过 -sv2005 -sv2009 -sv2012C.113 read_verilog -从Verilog文件读取模块这里有简明扼要<

浏览 4提问于2019-12-19得票数 1

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当应用于SystemVerilog接口时，“虚拟”是什么意思？

system-verilog、uvm

下面的SystemVerilog代码中的“虚拟tinyalu_bfm”是什么意思？示例：如果我省略virtual关键字，会有什么不同吗我很好奇，因为virtual通常的oop含义只适用于类或类成员，这里有一个示例，它应用于传递给UVM包中的静态函数

浏览 1提问于2020-02-26得票数 0

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在systemverilog中“虚拟”关键字是如何工作的？

system-verilog

我试图理解‘虚拟’关键字与功能。my_ea = new(); disp(my_ea); endmoduleNon-Virtual from A Non-Virtual from A 但我的期望是应该是这样， Virtual from A

浏览 0提问于2018-08-10得票数 1

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如何使用规则修改电线？

verilog、system-verilog

我已经看到过这样的情况，您可以声明一些regs并将连接分配给那些regs (然后您可以修改reg来修改连接吗？)valid_rg = 0; assign data = data_rg;wire [7:0] wire_a [7:0];reg [7:0] wire_a_rg [7:0]; assign wire_a[7:0] = w

浏览 7提问于2022-02-26得票数 0

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