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(175)
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沙龙
1
回答
使用
两个
4CLA
的
Questasim
中
具有
SystemVerilog
的
8位
超前
进位
加法器
错误
、
、
、
当我模拟CLA4Top、CLA8Top和测试时,我总是得到一个
错误
。给出了测试平台,并编译了整个项目。对于CLA4Top,我认为"cout“看起来是正确
的
,但"sum”与预期输出不匹配。我改变了这一点,这是更新后
的
代码: 这是CLA4Top.sv //4 bit carry lookahead adder module CLA4Top(ain, bin, cin, sum, cout)display("***Sorry, errors found in your code ***"
浏览 25
提问于2020-04-23
得票数 1
回答已采纳
1
回答
布尔逻辑与门延迟
、
、
、
、
假设求和或
进位
函数有2个门延迟,估计
具有
以下字长
的
加法器
的
脉动直通
进位
加法
的
时间:ii) 8-bit在我
的
笔记
中
,我写道:“延迟是字宽乘以每个位
的
阶段延迟(因此:ii) 2*8 = 16 看一下波纹
进位
加法器
维基百科页面: 这里
使用
的
公式是不同<
浏览 3
提问于2013-05-05
得票数 0
1
回答
基于基4改进booth算法
的
并行乘法累加器
我正在设计一个基于上面提到
的
架构
的
有符号数
的
乘法器累加器。我已经为生成部分乘积
的
both编码器和
进位
保存累加器编写了模块,两者都工作正常。现在,在为集成这些子部分而编写
的
最终模块
中
,我希望mac在第一个时钟周期中接受
两个
输入,产生部分乘积,并将它们传递到
进位
保存
加法器
中
,该
加法器
将先前乘法
的
结果与当前乘法
的
结果一起累加。在下一个时钟周期中,结果将
浏览 1
提问于2014-01-09
得票数 1
1
回答
符号
加法器
实现
、
、
、
假设我有
两个
逻辑向量:logic [4:0] b;logic [5:0] sum;上面的模拟和我预期
的
一样,我得到了6'b100111
的
期望值。在阅读了
SystemVerilog
LRM以了解这里发生了什么之后,我发现添加是以最大操作数
的
位大小完成
的
,包括赋值操作
的</e
浏览 5
提问于2021-06-05
得票数 1
2
回答
如何加/减二进制文件
、
我知道在减去二进制文件
的
时候,你应该把第二个二进制文件转换成它
的
2
的
补码。但在以下情况下:11110被转换成它
的
2
的
补码。
浏览 0
提问于2019-10-18
得票数 0
5
回答
CPU是如何做减法
的
?
、
、
、
、
我有一些基本
的
怀疑,但每次我坐下来尝试面试问题时,这些问题和我
的
怀疑就会冒出来。现在在C++程序
中
,我想要打印A + B,算术逻辑单元
的
加法模块是否先检查符号位,然后决定进行减法,然后再进行减法。如何做减法将是我
的
下一个问题。B = 2 我想做A - B。计算机将获得B
的
2
的</e
浏览 7
提问于2011-04-27
得票数 7
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1
回答
VHDL
中
4位BCD数
的
BCD
加法器
、
、
、
、
我正在尝试实现一个由
两个
4位数字组成
的
BCD
加法器
,即16位,
使用
我找到
的
的
1位
加法器
的
代码。我
使用
这段代码作为基本模块,然后我创建了一个顶级实体,它创建并连接了这个基本
加法器
的
4个实例。carry <= '0'; end if;
浏览 2
提问于2015-02-03
得票数 0
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2
回答
参数化打包结构
中
字段
的
位宽,以便模块可以在端口映射中推断位宽。
、
还在下列会议上讨论: 我要做到以下几点: 能够参数化我想要定义
的
压缩结构
中
字段
的
位宽。我尝试
使用
参数化接口构造来实现这一点,我希望
使用
该参数化接口作为模块
的
输入,从而能够推断接口中定义
的
填充结构
中
字段
的<
浏览 6
提问于2021-01-06
得票数 0
回答已采纳
2
回答
verilog有符号加法和减法
、
、
、
、
我很难理解如何在verilog
中
增加或减少有符号
的
数字时处理溢出。我会得到正确
的
输出。但是对带符号
的
输入做同样
的
事情,我得到
的
溢出值是
错误
的
input signed [15:0] B;output reg signedA = 16'sb1010101010101010; S = 4'd1; #1
浏览 2
提问于2015-06-21
得票数 2
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1
回答
如何在AMS中将多个对象类型驱动到网络上?
在
QuestaSIM
用户手册10.5a版
中
,第336页指出: 用户定义
的
Nettype ( UDN) -UDN允许
使用
内置类型(如real)或用户定义
的
类型(如struct)来定义可以携带任意复杂数据
的
网络类型。因此,UDN是Verilog
中
wreal网络类型
的</em
浏览 4
提问于2016-12-20
得票数 2
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2
回答
Xilinx ISE -
错误
的
最大频率?
、
、
、
、
我在ISE
中
设计了一个简单
的
Ripple
进位
加法器
,在为我
的
FPGA合成它之后,报告说“最大组合路径延迟”约为15 ns。然后,我设计了一个Robertson乘法器(一个时序电路),其中包含了我
的
RCA
的
一个实例。报告称,“最大组合路径延迟”约为7.5ns,最大频率约为130 MHz。我还发现,如果我选择“保持层
浏览 5
提问于2017-02-08
得票数 2
1
回答
算术或初等函数
的
运算延迟如何随着位数
的
增加而变化?
、
、
、
、
请注意,64位和32位浮点运算之间
的
比率在不同
的
硬件上是不同
的
。例如,最近NVidia提高了64位
的
性能,而32位保持不变。所有需要做
的
就是创建一个大小为2^N (对于单操作数函数,如sin(x))或2^(2*N) (对于2操作数函数)
的
大型哈希表,并
使用
输入作为哈希键来查找所需
的
值。其次,众所周知,Omega(log )是
加法器
等相对简单
的
操作
的
下限。这与输出位之间
的
相关性深度有
浏览 3
提问于2015-05-30
得票数 1
1
回答
verilog测试台
的
输出都是x或z。
、
、
我对verilog不太了解,所以这可能是一些简单
的
问题,因为我设置了一些东西,但我似乎无法确定为什么我
的
模拟波形为我
的
testbench输出产生x或z。下面是我正在模拟
的
模块:input [3:0] A, B;output [3:0] Sum.cin(c1)); full_adder_1bit fa3 (.sum(Sum[3]), .cout(c3), .a(A[3]), .b(B[3]), .cin(c2))
浏览 0
提问于2018-02-14
得票数 1
回答已采纳
1
回答
以两种补码形式(长整数加法)将16位
的
整数相加,只给出8位
的
单词
、
、
、
、
我正在
使用
一个程序,它模拟了一个4位字节,2字节字,16个通用
的
2字节寄存器,以及固定
的
4字节指令格式
的
计算机体系结构。单词在2字节边界上对齐,指令在4字节边界上排列.整数以二
的
补码格式存储。因此,在内存
中
,一个单词被视为ff,01,a1等。 我试图在
两个
补码表示法(长整数加法)
中
添加
两个
四字节整数。它输入
两个
16位字X1;X0;Y1;Y0输出一个16位字Z1Z0 = X1X0 + Y1Y0。我知道整数不适合于给定<
浏览 1
提问于2017-03-28
得票数 1
回答已采纳
1
回答
系统verilog测试台中
的
VHDL无约束记录
、
、
、
有没有任何方法可以
使用
vhdl记录类型
的
测试台信号?如果是这样,我如何约束
systemverilog
中
的
记录?我从Questa用户手册
中</
浏览 0
提问于2016-10-21
得票数 0
2
回答
当我执行合成,得到警告行49:结果
的
9位表达式被截断,以适应8位目标?
这是程序计数器
的
代码,我在temp2 <= temp2+1上出错了module PROGRAM_COUNTER(ldpc,incr_pc,rst,clk1,add_ir,adpc); "C:\Xilinx_1_files\RISC_CPU\PROGRAM_COUNTER.v“警告: fit编译器:413- 行49: 9位表达式
的
结果被截断以适应
浏览 4
提问于2020-03-12
得票数 0
3
回答
无符号数字
中
的
上溢/下溢
、
、
、
、
所以,如果你对无符号数字
的
加法
进位
为1,你就溢出了,如果你
的
减法
进位
为0,你就下溢了。然而,这在所有情况下都有效吗?如果你做5-0: 0101 -0000= 0101 +0000-编辑 谢谢阿玛丹。不过,我理解这一点。我
的
问题是,零似乎是一个特例。它似乎不遵循正常数字<em
浏览 0
提问于2011-10-21
得票数 3
回答已采纳
2
回答
具有
数组实例
的
SystemVerilog
数据流建模环
加法器
、
我实现了一个(工作
的
)纹波
进位
加法器
,
使用
生成来创建16个不同
的
full_adder实例( full_adder按预期工作): module ripple_adder16 (a, b, cin, sum,以便保留一个
加法器
数组。(文档
中
写着“
错误
是分配给输入信号
的
。这几乎肯定是一个
错误
,尽管技术上是合法
的
”)。在assign adders[0].cin = cin;和assign adders[i+
浏览 5
提问于2021-12-03
得票数 0
回答已采纳
3
回答
python
中
的
二进制加法程序
、
、
我正在写一个二进制加法程序,但我不确定为什么当输入以零开始时,输出是incorect.The输出也是不正确
的
,当程序必须在其中一个输入
的
开始处添加零以使它们
的
长度相等时。
浏览 0
提问于2018-01-26
得票数 0
2
回答
while循环将执行多少次?
、
、
、
、
这是一个
使用
XOR和AND添加
两个
数字
的
函数。 while (y !
浏览 3
提问于2019-12-07
得票数 5
回答已采纳
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