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【分享】如何使用coresight作为MPSoC的标准输入输出？

standalone/freerto应用程序使用coresight作为MPSoC的标准输入输出 对于standalone/freerto应用程序， 在BSP工程的Board Support Package...Setting里，可以配置STDOUT/STDIN的物理设备。...在standalone或者freertos标签窗口的STDOUT/STDIN的选项下，有none, uart0, uart1, psu_coresight_0等选项。...然后运行工程，打开Xilinx xsct，连接单板，选择“Cortex-A53 #0”，执行jtagterminal，就会启动一个窗口，显示通过psu_coresight_0打印的字符串。...U-Boot/Linux下，要选择和使能对应的驱动，使用的比较少使用coresight作为zynq的标准输入输出 U-Boot/Linux下，要选择和使能对应的驱动，也可以使用，但是使用的比较少。

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SystemVerilog语言简介

由于SystemVerilog的接口中可以包含参数、常量、变量、结构、函数、任务、initial块、always块以及连续赋值语句，所以SystemVerilog的接口还可以包含内建的协议检查以及被使用该接口的模块所共用的功能...; // 结构体实例 一个结构体可以使用值的级联来完整地赋值，例如： instruction = {5,200}; 结构体可以作为一个整体传递到函数或任务，也可以从函数或任务传递过来，也可以作为模块端口进行传递...void函数和任务的差别在于函数存在几个限制，例如没有时间控制等。 l 函数的输入和输出 Verilog标准要求一个函数至少具有一个输入并且函数只能具有输入。...SystemVerilog去除了这些限制。函数可以具有任意数目的输入、输出以及输入输出，也可以什么也没有。 25. 连续赋值的增强 在Verilog中，连续赋值语句的左侧只能是线网类型，例如wire。...`define的增强 SystemVerilog增强了`define编译器指令的能力以便支持将字符串作为宏的参数。

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SystemVerilog(三)-仿真

SystemVerilog是一种使用0和1的数字仿真语言。该语言不表示仿真电压、电容和电阻。SystemVerilog提供的编程结构，用于对数字电路建模、对激励发生器建模以及对验证检查器建模。...这与前面示例1.3所示的电路相同。 示例1-4：带有输入和输出端口的设计模型（32位加法器/减法器） 在本例中，请注意模型具有输入端口和输出端口。...为了仿真该模型，必须提供将逻辑值应用于输入端口的激励，并且必须提供响应检查器以观察输出端口。 使用testbench封装激励生成和响应验证。...该设计在其时钟输入的上升沿工作。测试台使用同一时钟的相对边缘，以避免在设计使用的时钟边缘上驱动输入和读取设计的输出。如果测试台在时钟的下降沿驱动值，则在设计使用输入之前，这些输入的稳定设置时间为零。...使用设计时钟的相对边缘来驱动激励是测试台避免设计仿真竞争条件的一种简单方法，例如满足设计设置和保持时间要求。 测试台被建模为具有输入和输出端口的模块，类似于正在验证的设计。

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适用于所有数字芯片工程师的SystemVerilog增强功能

SystemVerilog放宽了变量使用规则。变量可以是： 通过过程赋值语句赋值。 通过连续赋值语句赋值。 连接到单个原语的输出。 连接到单个模块端口的接收端。...变量的SystemVerilog规则要求变量只能有一个单一来源。例如，如果在连续赋值的左侧使用变量，并且同一变量无意中连接到模块的输入端口，则会报告错误。...结构体的单个成员使用变量名和字段名之间的句点来引用。 IR.opcode = 1; 结构的所有成员也可以作为一个整体分配，使用值列表，如C。...通过使用空函数而不是任务进行建模，工程师可以更有信心他们的模型将正确综合。 函数输入和输出：Verilog标准要求函数至少有一个输入，并且函数只能有输入。 SystemVerilog删除了这些限制。...函数可以有任意数量的输入、输出和输入输出。 14.断言 SystemVerilog将断言添加到Verilog标准中。这些断言结构与PSL断言标准一致，但适应了Verilog语言的语法。

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结构变量作为方法的参数调用，在方法内部使用的“坑”你遇到过吗？

很久没有写博了，今天一个同学在问结构变量的问题，问结构到底是传递值还是传递引用。查过MSDN的都知道，结构默认是传递值的，因此在方法内部，结构的值会被复制一份。...但是对于结构数组，如果值还是要被复制一份，这个内存占用是不是很多了呢？ 一般来说，数组参数传递的是引用，那么数组的元素呢？它是被复制的还是被引用的？...如果结构数组的元素象结构变量那样也是复制的，那么对于方法调用的内存占用问题，就得好好考虑下了。...改成引用参数的方式来试试，避免复制结构数组： static void TestStrucArray2(ref Point[] arr) { Point...，等于是复制这个结构变量的值。

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数字硬件建模SystemVerilog(八)-端口声明

模块可以有四种类型的端口：输入、输出、双向输入输出和接口（input，output, bidirectional inout，和 interface）。...输入、输出和输入输出端口是离散端口，其中每个端口通信一个值或用户定义的类型。接口端口是复合端口，可以通信多个值的集合。本文介绍离散端口的语法和使用指南。后续将介绍接口端口。...一些工程师喜欢先列出输入，然后列出输出。其他工程师更喜欢先列出输出，然后列出输入。一些公司对端口的顺序有严格的编码风格规则，而其他公司则将顺序留给编写模块定义的工程师。...未指定类型No type specified-未指定数据类型（如逻辑）时，默认类型端口为wire，指定数据类型时，默认类型为wire（输入和输入输出端口）和var（输出端口），并且可以使用'default_nettype...将输入端口和输出端口声明为logic类型。 声明模块端口的一些最佳实践编码建议包括： 使用组合的ANSI-C样式端口列表，以便所有端口信息都包含在端口列表中。

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SystemVerilog不只是用于验证（1）

同时，reg会让很多初学者误以为该变量对应一个寄存器（register），而事实上，只要是always进程或initial中用到的输出变量都要定义为reg类型。使用logic则避免了这种歧义。...如下图所示代码片段，输入/输出都定义为logic类型。 SystemVerilog引入了枚举类型，通过enum定义，也支持用户定义的枚举类型，这使得在描述状态机时更为方便，如下图所示代码片段。...SystemVerilog支持结构体，带来的好处是可以把相关变量绑定在一起，这样使用起来更为直观方便，如下图所示代码片段。可以对整个结构体赋值，如代码第7行所示，也可以对结构体内某个指定变量赋值。...SystemVerilog引入了package，这样同一个声明可以被不同模块使用，避免了重复定义，如下图所示代码片段。可以在package中声明参数、结构体、函数等。具体案例可阅读这篇文章。...另外，SystemVerilog还引入了interface，这对于描述互连较多的模块时更为友好方便，具体案例可阅读这篇文章。

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说说SystemVerilog的Interface

可见，使用interface会带来这样几个好处： （1）module之间的连线由输入/输出列表替换为interface，不易出错 （2）如果需要更新module的输入/输出端口，只用在interface...Interface可以参数化，如代码的4行所示，可以有输入/输出或双向端口如代码第7行所示。代码第10行和第11行定义了写方向的控制信号，第13行和14行定义了读方向的控制信号。...在存储模块中，可直接在端口列表内实例化该接口模块，如下图所示代码片段第9行，实例化方式和模块的实例化方式一样，需要注意的是这里不能指定interface内的parameter，其余输入/输出端口不在接口模块内的可单独声明...传统的输入/输出列表方式存在这样几个不足之处： （1）需要在相关模块中反复声明输入/输出信号 （2）存在不同模块端口不匹配的风险 （3）设计规格的更改会导致需要在相关多个模块中进行输入/输出信号的更新...综上所示，SystemVerilog提供的interface支持参数化，支持信号分组（modport）,在可综合的RTL代码中，可使用interface简化输入/输出列表的描述。

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C语言结构体类型定义+结构体变量的定义与使用及其初始化+结构体变量作为函数参数

上一篇文章：返回指针值的函数+指向函数的指针+main()函数的参数 C语言结构体类型定义+结构体变量的定义与使用及其初始化+结构体变量作为函数参数 结构体 引例 结构体变量的定义 结构体变量的使用...结构体变量作为函数参数 结构体变量的初始化 下一篇文章 结构体 引例 输出平均分最高的学生信息 #include struct student { int num; char name...%d:",i);//提示学生的序号 scanf("%d%s%d%d%d",&s1.num,s1.name,&s1.math,&s1.english,&s1.computer); //分别给结构体里面的变量输入数值...int main() { struct date year; year.year = 1980; } 1234567891011 结构体变量的使用 使用形式为：结构体变量.结构体成员名...stu2=stu1;将结构体变量stu1里面的所有成员变量的值分别对应赋给结构体变量stu2 结构体变量作为函数参数 结构体变量的成员作为函数的实参，形参为普通变量或数组 也可以将结构体变量作为函数的参数

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使用SystemVerilog简化FPGA中的接口

所以本文就推荐使用SystemVerilog来简化FPGA中接口的连接方式。   ...的支持已经比较好了，完全可以使用SystemVerilog写出可综合的FPGA程序，而且FPGA开发中只会使用的SystemVerilog语法的一小部分，入门也很快，因此建议FPGA工程师学一下SystemVerilog...本文中用到的logic关键字的解释可以参考SystemVerilog教程之数据类型1   此次例程也比较简单，有两个模块module1和module2，module1中输出a和b，在module2中完成加法后再返还给...modport定义了这三个接口的方向，对于module1来说，a和b是输出，c是输入；对于module2来说，a和b是输入，c是输出。...注：也可以不使用modport，Vivado会根据代码自动推断出接口的方向，但不建议这么做 修改module1.sv如下，其中a/b/c端口换成了my_itf.mod1 itf_abc，my_itf.mod1

1.2K41

优秀的 VerilogFPGA开源项目介绍（二十二）- SystemVerilog常用可综合IP模块库

每个公司应该都会维护属于自己公司风格的IP库，作为个人学习或者持续使用的方式，这种方法很有用。...今天肯定不是分享我司的IP库，而是一个开源库，每个人都可以使用、维护或者修改，当然作为学习（多人维护）也是不可多得的资料。...binary_to_gray SystemVerilog中的n位二进制到格雷码组合转换器电路。 demultiplexer 具有宽度和输出端口数量参数化的解复用器。...multiplexer 具有宽度和输入端口数量参数化的多路复用器。...一般信息 支持的位图： 输入：24-bpp/32-bpp RGB/RGBA 位图 输出：32-bpp RGBA 位图 这个库的优势 简单的 API 开源 与流行的 EDA 工具兼容（在 Modelsim

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双向IO与IOB

这里我们先看一下三态缓冲器的真值表，如下图所示。可以看到TxEn为1时三态缓冲器输出等于输入，为0时，输出为高阻。当芯片1和芯片2的TxEn均为高时，两者均会驱动数据传输线发送数据，造成冲突。...VHDL代码 Verilog/SystemVerilog代码 当前主流的FPGA结构中，三态缓冲器只存在于IOB（Input/Output Block）中。因此，对应的双向IO一定要放在设计的顶层、。...如果在子模块中使用了三态缓冲器，如下图的I2C子模块，因为综合工具判断其出现在子模块中，所以会将三态缓冲器移除使其成为普通输出，从而造成功能错误。...我们看一个案例，相应的VHDL代码和SystemVerilog代码如下图所示。双向端口bio均通过关键字inout定义。bio作为输入时和信号b相关，作为输出时和信号a相关。...信号a由寄存器输出，信号b连接输出寄存器的输入端。这两组寄存器都可以放置在IOB内。

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数字硬件建模SystemVerilog-组合逻辑建模（2）always和always_comb

锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。 组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。...组合always程序的输入是程序中的语句读取值的任何信号，在上面的加法器示例中，程序的输入——程序中读取的信号为：a、b和mode。 程序输入与模块输入。...组合逻辑程序的输入可能与包含该程序的模块的输入端口不一致。模块可能包含多个程序块和连续赋值语句，因此，每个程序块都有输入端口。模块也可能包含内部信号，在程序块或连续赋值语句之间传递数值。...这些内部信号将不包括在模块端口列表中。 不完整的敏感列表-一个建模故障。 gotcha是一个编程术语，用于描述语法合法但性能不符合预期的代码。一般的always程序允许犯这种类型的编码错误。...如果一个组合逻辑程序调用一个函数，但没有将函数中使用的所有信号作为函数参数传入，则会推断出一个不完整的敏感列表。

2.3K10

SystemVerilog(七)-网络

网络类型 网络用于将设计元素连接在一起，例如将一个模块的输出端口连接到另一个模块的输入端口。...默认情况下，输入和输入输出端口推断为网络类型，特别是wire类型，除非网络类型指定了不同的网络类型。...网络可以从两种类型的源接收值：作为output or inout port端口的连接，以及作为连续赋值（assign语句）的左侧。不能在程序赋值的左侧使用网络。...在前面的示例中，每次仿真期间a或b的值发生变化时，n1都会更新。 连接大小不匹配。网络用于将设计块连接在一起，例如将一个模块的输出端口连接到一个或多个其他模块的输入端口。...通常，端口和互连网络的向量宽度相同，但SystemVerilog允许向量大小不同。例如16位标量网络可以将32位宽的输出端口连接到8位宽的输入端口。

1.4K40

一个异或运算引发的设计技巧（1）

如果存在很多这样的操作，意味着LUT的利用率会提升，从而增大了布线拥塞的风险。从时序角度而言，作为设计的一部分，这些LUT2很有可能分散到不同列的Slice中，如下图所示。图中红色标记即为LUT。...这就要用到DSP48E2的原语（Primitive），要求对原语中的参数、输入/输出端口的含义有所了解，这个过程较为繁琐。...看看如下图所示的SystemVerilog代码，属性use_dsp的值为logic，作用于module（当use_dsp值为logic时，对于SystemVerilog，只能作用于module），这里位宽为...对输入、输出均采用了寄存，从而使得输入到输出的Latency为2。这个模块可以很好地映射到DSP48中，包括其中的寄存器，不会消耗Slice中的任何资源。...技巧2：采用DSP48实现逻辑运算时，除了直接使用原语的方式外，采用use_dsp属性实现映射更为简洁可控。

1.5K30

HDLBits: 在线学习 SystemVerilog（十二）-Problem 65-71（加法器）

全加器是将三个输入相加并产生两个输出的加法器，前两个输入是 A 和 B，第三个输入是进位C-IN 的输入。输出进位指定为 C-OUT，正常输出指定为 S，即 SUM。...半加器产生两个输入的和。 全加器是一种组合逻辑电路，它对三个一位二进制数执行加法运算。全加器产生三个输入和进位值的总和。 2 上一次进位 不使用前一个进位。 使用前一个进位。...3 输入 在半加器中，有两个输入位（A，B）。 在全加器中，有三个输入位（A、B、C-in）。 4 输出 输出是两位和 和Carry 。 输出是 2 位的和和 3 位输入的Carry。...，看懂图片即可，将X[0]+Y[0]结果作为SUM[0]，进位输入到下一级，以此类推。...Problem 70-Adder100 题目说明 题目要求我们创建一个100bit的二进制的加法器，该电路共包含两个100bit的输入和一个cin， 输出产生sum和cout。

80020

HDLBits: 在线学习 SystemVerilog（十三）-Problem 72-79（卡诺图）

HDLBits: 在线学习 SystemVerilog（十三）-Problem 72-79（卡诺图） HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言...完整卡诺图的每个单元格都包含一个二进制数字，表示该输入组合的函数输出。 分组 在构建卡诺图之后，它被用来寻找布尔代数最简单的可能形式之一——规范形式——获取真值表中的信息。...Problem 76-ece241_2013_q2 题目说明 一个4输入a, b, c, d和一输出的逻辑电路，当输入为2， 7或15时，输出为1， 当输入为0, 1, 4, 5, 6, 9, 10,...13, 或 14 时，输出为0，当输入为3，8，11或12时输出为任意值。...Problem 79-ece241_2014_q3 题目说明 根据题目给出的卡诺图，用一个4-1的多路选择器和尽可能多的2-1多路选择器来实现电路，不允许使用其他逻辑门，必须使用ab作为选择器的输入。

70030

SystemVerilog(六)-变量

但是，当logic关键字单独使用或与模块输出端口的声明结合使用时，会推断变量。当logic与input or inout端口的声明结合使用时，如果logic不推断变量，则会推断网络类型....未连接的模块输入端口（未连接的输入端口在高阻抗下浮动，当高阻抗值传播到其他逻辑时，通常会产生X值）。 多驱动程序冲突（总线争用）。具有未知结果的操作。 超出范围的位选择和数组索引。...如果未显式声明为变量，则这些端口方向将默认为网络类型，输入端口很少需要是变量。 标量变量。标量变量是一个1位变量。...作为连续赋值语句的左侧（使用assign语句）。 作为赋值运算符的结果，例如++增量运算符。 作为模块、任务或功能的输入。 作为模块实例、任务实例、功能实例或原语实例的输出端口的连接。...例如，如果变量从assign 连续赋值语句中，则在程序块或模块输入端口中也为变量赋值是非法的。但是，对同一变量的任何数量的程序赋值都被视为一个源。

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