关于makefile中的执行顺序
在makefile中，执行顺序是根据规则的依赖关系来确定的。makefile是一种用于自动化构建的工具，它可以根据文件之间的依赖关系来决定哪些文件需要重新编译，从而实现高效的代码构建和管理。
在makefile中，通常会定义一系列规则，每个规则由一个目标(target)和一组依赖(dependencies)组成。目标是需要生成的文件，而依赖是生成目标所需要的文件或其他目标。每个规则还包含一组命令，用于生成目标。
当执行make命令时，make会根据规则的依赖关系来确定执行顺序。具体来说，make会首先检查所有目标的依赖关系，如果某个目标的依赖没有发生变化，那么该目标就不需要重新生成。如果某个目标的依赖发生了变化，或者该目标还不存在，那么make会按照规则中定义的命令来生成目标。
在执行过程中，make会按照依赖关系的顺序依次执行规则。如果某个规则的依赖还有自己的依赖，那么make会先执行这些依赖的规则，然后再执行当前规则。这样可以确保所有依赖都已经生成，才能正确生成目标。
总结起来，makefile中的执行顺序是根据规则的依赖关系来确定的，make会按照依赖关系的顺序依次执行规则，确保所有依赖都已经生成，才能正确生成目标。
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1回答
在makefile中，依赖行的形式为-
abc: x y z
所有三个组件(x，y，z)本身都是makefile中更下方的依赖项行中的目标。
如果调用make abc，那么这三个目标x，y，z的执行顺序是什么？
浏览 51提问于2012-02-06得票数 45
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1回答
在makefile中，我们有一个将所有对象和库文件链接在一起的菜谱，以生成一个可执行文件(一个.elf文件)。作为副作用，此步骤还生成一个映射文件和一个Intel .hex文件：
$(ELF_FILE) : <list of dependencies here>
<linker command line>
直到现在，由于我们从来没有真正的$(MAP_FILE)或$(HEX_FILE)目标，当另一个目标依赖于$(ELF_FILE)的一个副产品时，我们只是简单地声明它依赖于$(ELF_FILE)，即使该目标的配方根本不想访问$(ELF_FILE)本身。例如：
# T
浏览 1提问于2017-05-22得票数 2
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在单个cmake项目中有几个库和几个可执行文件，并让cmake计算库间的依赖关系，并生成非递归makefile，这样就可以快速地进行空编译(至少对于unix而言)，这是一种惯用的方法。
这个似乎过时了，在最近的cmake中不起作用，并且似乎生成递归makefile。
浏览 1提问于2011-07-07得票数 0
为什么下面的makefile使用Makefile目标？
Makefile1:最初，我有下面的makefile，它在调用make -s时按预期工作。
%::
echo $@
我会得到
abc
xyz
Makefile2:在添加了一个名为test的空规则之后。
%:: test
echo $@
test:
以下调用
make abc xyz -s
结果：
Makefile
abc
xyz
为什么我要将Makefile作为我的输出，即使我只将abc和xyz作为目标？提前谢谢。
浏览 3提问于2014-02-21得票数 2
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我的CI设置如下:首先，我使用带有几个目标的Makefile签出目标存储库。
fooRepo
--- Makefile
...
然后我运行git clone ...barRepo.git，它包含一堆*.mk文件，目标是我想要注入的，这样我就能够在克隆CI管道中的那些*.mk文件中运行目标了。
克隆后的文件夹结构：
fooRepo
--- Makefile # contains init
--- barRepo
------- 123.mk # contains bar-init target
我期望的CI管线：
- git clone fooRepo
- make init
- git clo
浏览 1提问于2021-09-09得票数 0
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我正在尝试理解代码库的构建过程。该项目同时使用autoconf (配置生成makefile的脚本)和Maven。
我希望能够识别项目中的所有文件依赖关系，这样对于最终由构建生成的任何输出文件，我都可以识别它是如何实际产生的。最终，我想使用之类的东西生成一个图表来可视化依赖关系，但现在我只想提取它们。
有没有什么自动化的方法可以做到这一点？换句话说，给定一些makefile和Maven或ant XML文件，以及顶级目标的名称，是否有一种方法可以识别将生成的所有文件、用于生成这些文件的程序以及与这些程序相关联的输入文件？
浏览 1提问于2010-07-28得票数 3
我试图在Makefile中的每个目标中添加一些行为，而不修改目标。
因此，我目前的尝试是：
%: $*
@echo 'Logging $* target'
.PHONY: test
test:
@echo 'Inside explicit test target'
当我运行make test时，我想匹配%模式规则，它将执行test作为先决条件($*扩展到模式茎)，然后记录所运行的目标。
$ make test
Inside explicit test target
Logging test target
而不是，所发生的是make test匹
浏览 2提问于2015-11-07得票数 0
我尝试用一个GNU Makefile用make prog1或make prog2构建两个程序。我尝试使用特定于目标的变量来指定目标独占的源文件，但尚未构建test1.c或test2.c。它们仅在链接可执行文件时引用。如何让Makefile编译test1.c或test2.c？
以下是我的Makefile的摘录：
...
prog1: PASRC = test1.c
prog2: PASRC = test2.c
...
ASRC = $(PASRC) common.c
...
OBJS = $(ASRC:.c=.o)
...
prog1: $(OBJS) prog1.elf
prog2: $(OB
浏览 2提问于2012-03-01得票数 0
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我一直很难弄清楚为什么Makefile没有重新编译一些C对象文件，甚至在我编辑了作为这些对象文件先决条件的头文件之后也是如此。
我怀疑我不明白如何处理多个匹配目标的情况。例如，我可以想到三个粗略的例子，按复杂性的顺序增加，这样的混乱就会出现。
案例1:琐碎
.PHONY: blah
blah:
[code to do something]
blah:
[code to do something else]
案例2:一个目标规则比另一个目标规则更具体。
a.out: source.o
source.o: source.c
[commands to build sou
浏览 2提问于2020-11-28得票数 1
我正在制作一个超级简单的NASM x86_64汇编程序mytest.asm
BITS 64
GLOBAL _start
SECTION .text
_start:
mov rax, 60 ; 'exit' system call
mov rdi, 42 ; exit with error code 42
syscall
这个程序所做的就是退出状态42。我为它做了一个简单的Makefile，
AS=nasm
ASFLAGS=-f elf64
.PHONY: all
all: mytest
%.o : %.
浏览 1提问于2018-09-29得票数 2
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我在写Makefiles方面几乎是新手，对可能的小错误感到很抱歉。
我的Makefile继续重新编译可执行文件(.out)，即使源代码中没有任何变化。目标对其他对象有一些依赖关系，但它们不会像预期的那样重新编译它们的源文件。那么，为什么目标要重新编译.out文件呢？
任何其他建议都将不胜感激。
# -*- Makefile -*-
CC:= nvcc
CFLAGS:= -std=c++14 -g -DMEASURES
ALLFLAGS:= $(CFLAGS) -Iinclude/
LOWPAR:= $(ALLFLAGS) -DLOWPAR
BIN:=bin/
SRC:=src/
INC
浏览 0提问于2019-05-04得票数 6
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我同时使用两种编程语言。编译器获取用第一种语言(源语言)编写的程序，并将它们翻译成第二种语言(对我来说，目标语言是C语言)。有一些文件是以这种方式生成的，也有一些是手写的。最后，我将所有这些文件(用目标语言)编译成可执行代码。
我设法为源语言自动生成依赖文件(经典名称为.d文件)，告诉Makefile (我使用的是GNU Makefile)调用第一个编译器的顺序和时间。(顺序对此编译器很重要。)我还知道如何为目标语言生成依赖项(使用GCC)。我使用include指令自动包含所有依赖项。Makefile将找到要调用哪个规则来生成依赖文件并将其包括在内。
Makefile分三个阶段工作。首先，它包
浏览 1提问于2014-04-14得票数 0
我只是在学习如何创建makefile，并意识到在规则的先决条件中头文件和对象文件的顺序很重要，但我不明白为什么。
我和我的许多同学做过研究和交谈，有很多猜测，但没有人知道答案。
我知道在编译的预处理步骤中，来自头文件和源文件的代码被包含在对象文件中，所以如果我将对象文件和头文件作为prereqs传递，那么这有什么关系呢？
我之所以问这个问题，是因为如果头文件丢失，我的Makefile不应该编译。
以下是代码：
CC = gcc
SRC = main.c file1.c
OBJ = $(SRC:.c=.o)
NAME = my_executable
all: header.h $(OBJ)
浏览 4提问于2017-06-29得票数 2
回答已采纳
我使用的环境由分散在系统中的许多makefile组成。如果给我一个特定的目标，我希望找到定义该目标的实际makefile，而无需手动扫描每个文件递归地查找include语句。gnu-make有没有什么功能可以告诉你目标的源文件？或者有人写了一个脚本来做这件事？
浏览 17提问于2019-11-01得票数 0
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考虑以下简单的makefile：
#------------------------------#
# List all object files #
#------------------------------#
objects := main.o foo.o bar.o baz.o
#------------------------------#
# Define pattern rule #
# for *.c -> *.o #
#------------------------------#
%.o: %.c
浏览 11提问于2017-12-07得票数 3
回答已采纳
我正在寻找正确处理单独的调试和发布构建子目录的建议，在递归makefile系统中，使用gnumake手册中记录的$(SUBDIRS)目标来将make目标应用于(源代码)子目录。
具体地说，我感兴趣的是实现目标的可能策略，比如“all”，“clean”，“realclean”等，它们要么假设其中一棵树，要么应该在两棵树上都工作，这会导致问题。
我们当前的makefile使用一个COMPILETYPE变量，该变量被设置为Debug (默认)或Release ( 'release‘目标)，它正确地执行构建，但清理并使所有内容只在默认的Debug树上工作。向下传递COMPILETYPE变量会变
浏览 1提问于2009-02-13得票数 6
回答已采纳
我有这个Makefile (这只是一个例子，没有实际意义)
all: foobar.intermediate foobar.a
define RECIPE_THROUGH_INTERMEDIATE
cp $< $@.intermediate
mv $@.intermediate $@
endef
define RECIPE_DIRECT
cp $< $@
endef
%.a: %.c
$(RECIPE_THROUGH_INTERMEDIATE)
%.a: %.intermediate
$(RECIPE_DIRECT)
%.inte
浏览 5提问于2013-10-22得票数 2
我试图为这个表单编写一个make规则：
lib%.so: computations/%.h
make -C computations/ -f makefile $<
输出：
make -C computations/ -f makefile computations/test.h
make[1]: Entering directory `/home/shai/csm/csm2/src/computations'
make[1]: *** No rule to make target `computations/test.h'. Stop.
make[1]
浏览 2提问于2011-04-06得票数 0
Makefile：
foo:
@echo hello
%: force
@echo foo
force:
@echo force
如果我输入‘`make foo'，输出是：
force
foo
hello
那么为什么不使用hello呢？
但是，如果我改成这样：
foo:
@echo hello
%:
@echo foo
force:
@echo force
它只输出hello
浏览 0提问于2016-12-29得票数 3
我有两个蛋糕
Makefile 1：
all: run1 temp1 clean1
run1:
command1
temp1:
command2
clean1:
command3
Makefile 2：
all: run2 temp2 clean2
run2:
command4
temp2:
command5
clean2:
command6
我想要创建一个新的Makefile，它可以同时包含Makefile 1和2。
Makefile：
include Makefile_1
include Makefile_2
现在目标的顺序应该是: run1
浏览 3提问于2022-02-22得票数 0
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