具有时钟上升沿和读/写使能信号的向量阵列的读/写

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vhdl、simulation、modelsim、quartus

我试图创建一个简单的内存，每当时钟为1，wrenable为1 (同样用于读取)时，它可以存储向量，但不幸的是，我一直面临着计时问题：LIBRARY ieee; REPORT "end"; END PROCESS;在ModelSim中，此测试平台的工作方式与预期一致：但在Quartus中，由于某些原因，它不能像预期的</em

浏览 3提问于2019-12-01得票数 0

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我有一个带有D_IN_VAL std_logic_vector(n-1 downto 0)输入端口和内部signal CUR_MAX_S : std_logic_vector(n-1 downto 0)的模块。我希望只使用D_IN_VAL数据的一部分(例如，20位信号中的4位)，所以我想我会在CUR_MAX_S中‘保存’D_IN_VAL，然后使用CUR_MAX_S的一部分。但是当D_IN_VAL的值发生变化时会发生什么呢？CUR_MAX_S的值也会改变

浏览 1提问于2016-06-02得票数 0

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异步不对称FIFO在VHDL合成中的应用

vhdl、fifo

我用VHDL设计了一个非同步的非对称fifo，constructs.It是以深度和prog_full为参数的通用fifo。它有32位的16位输出数据宽度.您可以找到fifo设计链接。顶层非对称 fifo (fifo_wrapper.vhd)是建立在32位异步 fifo(async_fifo.vhd)之上的.这个内部fifo (async_fifo)是使用开放核上的通用FIFO ()逻辑构建的。当我对fifo进行仿真时，它的工作原理非常好，但是当我将它与

浏览 3提问于2013-07-15得票数 0

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状态转换下降沿

vhdl、state-machine

我正在尝试设置一个基本的状态机，在某个溢出期间使用一个计数器触发器。谢谢。

浏览 1提问于2013-05-24得票数 0

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VHDL中的MIPS体系结构:如何时钟寄存器文件、数据存储器和PC机

architecture、mips、vhdl、clock、ram

我正在用VHDL编写一个简单的MIPS体系结构(只支持R型和lw/sw指令)。在在线查找之后，您在下降的边缘写入寄存器文件，这是相当一致的。然而，对于数据内存，它并不是一致的:有人说要在上升的边缘触发对数据内存的</

浏览 4提问于2014-03-05得票数 2

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如何在可合成的Verilog/VHDL中使用DDR？

vhdl、verilog、xilinx

经过反复的设计，我目前正在以100 the的频率与系统时钟同步工作，并创建一个分频信号“时钟”(使用计数器生成)，该信号通过IO引脚发送到DDR SDRAM。我有一些逻辑可以给我提供这个信号时钟的“上升”沿选通脉冲，因为我知道我不能使用一个信号来为进程计时。但是，这种分频时钟方法运行非常慢，我担心无法满足外部DDR SDRAM的最低要求频率。我希

浏览 4提问于2018-04-07得票数 0

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I2C通信没有给我一个ACK位。

stm32、i2c

我的微电脑是STM32f3discovery。传感器的地址是发送的，而不是命令。代码被塞进while循环中，等待设置TXIE位。TXIE不是"one“的原因，是因为来自MS5611的确认位没有出现。MS5611传感器的地址是11101100。这可以在页面12的数据表中看到，在我的例子中，CSB的值为零。 CSB一:在我<em

浏览 0提问于2015-01-06得票数 1

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使用STM32F373VCt6的USART

stm32

看起来我的代码没有任何错误。但当我使用PL2303转换串口与PC机连接时。我什么也收不到。这是我的代码。有人能帮我找出你的错误吗？

浏览 0提问于2018-05-12得票数 1

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在c++向量中确定下降/上升沿的简单算法是什么？

c++、algorithm、vector

我正在轮询一个简单的传感器，它可以有一个非常陡峭的下降或上升沿；这些值被读回到一个1d标准向量中。我试着寻找前一个样本的6倍标准差超过下一个样本的点，但这种

浏览 0提问于2015-11-15得票数 0

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用vhdl进行仿真时，输出用U逻辑初始化

vhdl、xilinx

目前，我正在从事一个开发流水线MIPS处理器的项目。我已经创建了一个名为Program_Counter.vhd的组件文件。当我使用testbench模拟它时，输出被初始化为U，然后就没问题了。任何帮助都将受到高度的感谢。我的Program_Counter.vhduse IEEE.STD_LOGIC_1164.ALL; end loop;

浏览 1提问于2016-04-20得票数 2

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从从其他来源计时的流中驱动DAC？

signal-processing、acoustics、digital-analog-converter、clockrates

我的DAC内部时钟频率为48 but，我需要从也是48 but的流中馈送它，但它的时钟来自不同的源。怎样才能最好地处理这个问题呢？复制或丢弃偶尔的样品来补偿，这是可以接受的吗？我估计每70k个样品中有1个样品，相差30ppm。

浏览 7提问于2009-02-11得票数 2

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在阅读图表时需要帮助

mips、mips32

我正在尝试理解MIPS(Single Cycle Data Path)中register write操作的图表。我不明白为什么我们需要将解码器的输出写到写enable signal上？我不知道它如何启用特定的寄存器。请帮我解决这个问题。谢谢。

浏览 0提问于2011-09-16得票数 1

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LCK_M_SCH_S是否会导致读/写文件的延迟时间激增？

sql-server、locking、tempdb

我注意到读/写的诱惑力大幅度上升。这是在有人运行Alter Index的同一时期，我注意到当时最大的等待是LCK_M_SCH_S。它已经清除，并恢复正常，所以我想更多的锁定问题。根据我们

浏览 0提问于2021-06-10得票数 0

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在Dynamo中，如何提高“读-写”一致性的机会？

amazon

在的第5节中，有以下内容：如何增加“读你的

浏览 0提问于2013-07-26得票数 1

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FPGA中PLB从模块的基本要求是什么？

fpga、xilinx

WHat我只需要能够读/写我的自定义IP的从属寄存器，并能够发送软件复位和给我的自定义IP模块时钟。为了克服IOB的限制，我可以从总线信号中排除什么，以便能够为我的定制IP插入更多的端口。

浏览 1提问于2013-12-15得票数 0

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VHDL语言中的rising_edge可综合吗

vhdl

在我的代码中，当我写这个语句时，它是模拟的，但不是可合成的。为什么？现在我该怎么解决这个问题呢？

浏览 0提问于2014-11-07得票数 1

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"cmem“、"infer”和"mport“是什么意思？

chisel、firrtl

我看到由Chisel发出的下列FIRRTL代码：和注意:我的内存对象名为但是，在firrtl 1.5.2规范中，术语"cmem“、"infer”和"mport“不出现。谁来解释一下这些术语。更好的是，是否有一些我不知道的规范解释了他们？

浏览 7提问于2022-04-01得票数 2

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perfmon报告的IOP比可能高？

windows-server-2008、perfmon、raid10、iops

我们在性能计数器上使用磁盘读取/秒和磁盘写入/秒在四个服务器(物理盒，没有虚拟化)上创建了一个IOP监视报告，这些服务器在每个服务器的RAID10中具有4x15k 146 4x的SAS驱动器，设置为每1秒检查和记录数据，并在停止报告之前记录24小时。也就是说，对于一台特定的服务器，它平均为33写/秒，但当实时监视时，它通常会飙升到几百次，有时还会上升到数千次。有人能向我解释为什么这些数字比理论计算要高得多

浏览 0提问于2012-09-05得票数 1

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在VHDL状态机中实现延迟

vhdl、fifo、xilinx

我正在编写一个状态机，它通过设置和读取读/写使能来控制来自芯片的数据流。我的时钟以27 MHz运行，周期为37 ns。然而，我正在与之通信的芯片的规范要求我保持“读请求”信号至少50 ns。当然，这不可能在一个周期内完成，因为我的周期是37 ns。我认为我可以创建一个额外的状态，除了将下一个状态标记为我实际完成读取的状态之外，什么也不做

浏览 0提问于2012-10-25得票数 0

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cpu时钟如何连接到其他组件

clock、cpu-architecture

cpu时钟是如何连接到其他组件的。人们说所有的操作都开始于时钟滴答声是什么意思。

浏览 1提问于2019-03-29得票数 1

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