在在本博客中，我们将探讨「Flutter中」 的**堆叠式卡轮播。...下面的演示视频显示了如何在Flutter中创建带有垂直旋转木马的堆叠卡。它显示了在您的flutter应用程序中如何使用「stacked_card_carousel」软件包来使用堆叠式卡轮播。...它显示了垂直圆盘传送带滑动卡的列表，所有卡向上滑动并堆叠，称为堆叠式卡传送带。它会显示在您的设备上。 堆叠式卡轮播的一些属性： **items：**这些属性表示卡小部件的列表。...缩小比例被省略。...**当 该 代码 运行，你会看到卡的列表。当用户仅以垂直轮播格式向上滑动时，所有卡都将重叠并堆叠到另一个称为堆叠卡轮播中；当用户以垂直格式向下滑动所有向上的卡时，所有卡都将回到原始位置。
据报道，SK海力士正在招募CPU、GPU等逻辑芯片的设计人员，目标是将未来的HBM4以3D堆叠的形式堆叠在英伟达、AMD等公司的逻辑芯片上，预计该HBM4内存堆栈将采用2048位接口。...目前的HBM是堆叠放置在GPU旁边，通过两个芯片下面的中介层（interposer）连接，不过SK海力士新目标是完全消除中介层，将HBM4通过3D堆叠直接整合在逻辑芯片上。...这种技术优点是缩小封装尺寸、提高容量和性能，但散热将是最大问题。...现在一块计算中心计算卡的功耗可能是几百瓦，即便只是HBM部分也相当耗电，要做好散热可能需要非常复杂的方式。...据了解，SK海力士正在与包括英伟达在内的芯片设计公司讨论HBM4集成设计方案。
Graphcore 首席技术官和联合创始人Simon Knowles表示，「我们正在进入一个先进封装的时代。...而谷歌也将成为台积电3D封装芯片的第一批客户。 什么是封装技术呢？ 封装技术的主要功能是完成电源分配、信号分配、散热和保护等任务。而随着芯片技术的不断发展，推动着封装技术也在不断革新。...而3D封装技术，简单来说，就是指在不改变封装体尺寸的前提下，在同一个封装体内，在垂直方向上叠放两个或者更多芯片的技术。 相较于传统的封装技术，3D封装缩小了尺寸、减轻了质量，还能以更快的速度运转。...而多晶圆堆叠技术，或者堆叠晶圆（WoW，Wafer on Wafer），简单来说，就是取代此前在晶圆上水平放置工作单元的技术，改为垂直放置两个或以上的工作单元。...甚至，制造商还可以用多晶圆堆叠的方式将两个GPU放在一张卡上。 但也存在问题。晶圆被粘合在一起后，一荣俱荣、一损俱损。哪怕只有一个坏了，另一个没坏，也只能把两个都丢弃掉。因此，晶圆量产或成最大问题。
两种晶体管一起造——英特尔正在研究的晶体管堆叠技术将大幅度提高芯片的计算密度。...在 5 纳米及以下的制程时，更先进的技术节点面临的发热和漏电将变得难以控制，人们必须寻找全新的工艺，堆叠晶体管设计正在成为重要方向。 NMOS 和 PMOS 组件通常是并列出现在芯片上的。...这种晶体管组合自 1959 年以来几乎没有变化，但随着芯片制造制程的不断提升，电路正在不断被缩小，它们之间的距离也在不断靠近。...进一步缩小的电路需要堆叠 NMOS 和 PMOS。 英特尔的工程师打算使用这些组件来构建最简单的 CMOS 逻辑电路，即逆变器（inverter）。...但是在新方法中，为了形成一个 NMOS 器件，顶部的两个 nanosheet 被连接到了磷掺杂的硅上，而底部的两个 nanosheet 被连接到了硼掺杂的硅锗上以产生 PMOS。
这个想法是用户更有耐心，并且如果他们知道正在发生什么，并且在内容实际存在之前能够预测内容，那么他们会认为系统更快。这在很大程度上与管理期望和保持用户知情有关。...（Slack的骨架屏） 例子 假设你正在构建一个Web应用程序，这是一种旅行建议类型的东西，人们可以分享他们的旅行和推荐地点，所以你的主要内容可能看起来像这样： ?...您可以将该卡片缩小到其基本视觉形状（UI组件的骨架） ? 每当有人从服务器请求新内容时，您可以立即开始显示骨架，同时在后台加载数据。内容准备就绪后，只需将骨架换成实际卡即可。...我们已经在这里加载了东西，所以等待另一个图像首先加载并不是一个好方式。此外，它没有响应，如果我们决定调整一些内容卡的样式，我们将不得不复制骨架图像的更改，以便它们再次匹配。...请记住，在这块，多个背景图像堆叠在一起，因此顺序非常重要。最后一个渐变定义在后面，第一个位于前面。 ? 这些形状拉伸来填充整个空间，就像常规的块级元素一样。
大名鼎鼎但日渐式微的摩尔定律揭示了几十年来芯片日益缩小的规律。然而，如果继续缩小芯片不再像以前那样奏效该怎么办？在这种形势下，英特尔没有选择继续缩小芯片，而是找到了另一个突破口。...叠叠高 堆叠的意义不仅在于节省空间，还能根据用户需求定制硅的组合。 「你可以在给定的空间上堆叠更多的晶体管，」英特尔首席架构师 Raja Koduri 表示。...「你还可以堆叠不同种类的晶体管；如果你想在 CPU 上放一个 5G 无线设备，最好先解决堆叠问题，因为这样就能在拥有你想要的功能时保证体积够小。」...相比之下，英特尔的 3D 堆叠技术更像是乐高积木的玩法。 Lopez Research 公司创始人 Maribel Lopez 评价道，「这种技术正在变革架构的概念。」 改变带来的是实际的受益。...这些公司已经在 7nm 制程处理器方面先行一步，而英特尔一直停留在 10nm。 ? 英特尔展示了自己的最新 CPU 核心路线图。
黄汉森预计，处理器将由不同芯片元件3D堆叠组成，而在当前这些元件通常是分开的。这将意味着芯片获得更小的尺寸和更高的性能。 不过，作为晶圆代工龙头的台积电却非常乐观。...由于台积电现在与英特尔已经是并列，而不是在英特尔之后，台积电不得不承担更多的领导责任，加大研发投入，因此听到该公司如此乐观并不令人意外。...黄汉森表示，芯片技术的元件正在缩小到极小的尺寸 关于未来的技术路线，Philip Wong 认为像碳纳米管（1.2nm 尺度），2D层状材料等可以将晶体管变得更快，尺寸更小；同时，相变内存（PRAM），...旋转力矩转移随机存取内存（STT-RAM）等会直接和处理器封装在一起，缩小体积，加快数据传递速度；此外还有 3D 堆叠封装技术。...一些新的内存技术将直接构建到处理器中，而不是作为单独的芯片连接。这种快速连接将极大地提高性能，因为芯片上的逻辑电路(处理数据的部分)将更快地获得所需的数据，因此不必有太多闲置时间。
英特尔还通过材料创新找到了可行的设计选择，使用厚度仅三个原子的新型材料，从而超越RibbonFET，推动晶体管尺寸的进一步缩小。...此外，混合键合技术还支持多个小芯片直堆叠。...这使得存储器能够分层在逻辑元件之上，而不是像我们在其他类型的嵌入式存储器中看到的那样，如用于L1和L2缓存的SRAM，位于其自己的独特区域。...英特尔正在为打造300毫米硅基氮化镓晶圆（GaN-on-silicon wafers）开辟一条可行的路径，从而让世界离超越5G和电源能效问题的解决更进一步。...英特尔正在超高能效技术上取得突破，特别是在断电情况下也能保留数据的晶体管。对于三个阻碍该技术在室温下完全实现并投入使用的障碍，英特尔的研究人员已经解决其中两个。
Z-Index 模式可以帮助我们轻松的了解哪些元素正在堆叠上下文以及哪些元素位于 z 轴上。 DOM 模式可用于查看 DOM 树的深度或查找视口之外的元素。...如果我们正在排查某个特定的问题，但每次移动鼠标或使用键盘时，都会触发不相关的事件侦听器，这可能会让我们很难专注的排查问题。...首先我们在 Element 选项卡找到并选中相应的元素，然后点击右侧的 Event Listeners 选项卡，找到我们想要删除的事件，然后点击 Remove 即可（在 Chrome 和 Edge 的操作相同...调整 Devtoos 大小 不知道大家是不是像我一样，觉得 DevTools 中的文本和按钮太小，使用起来很不舒服。 实际上，DevTools UI 也是可以随意放大和缩小的。...就像浏览器中的任何其他网页内容一样，你可以使用和键盘快捷键 Ctrl+、Ctrl-（或 macOS 上的 Cmd+、Cmd-）来放大或缩小它。 8.
但是目前在芯片制造领域存在两个问题：一是我们缩小晶体管及其构成逻辑和内存块的能力正在放缓；另一个是芯片已经达到了尺寸极限。 摩尔定律。...在 CPU 中，连接技术大多是 2.5D 封装，其中小芯片彼此并排放置，并使用短而密集的互连连接。由于大多数制造商已就 2.5D 「小芯片 - 小芯片」通信标准达成一致，这种集成的势头会不断发展。...值得一提的是 Zen 3 架构亮点之一是硅通孔 (TSV) 垂直堆叠芯片，这是一种将多个芯片相互连接的方式。...Wuu 指出，与缩小逻辑能力相比，业界缩小 SRAM 的能力正在放缓。因此，我们可以预测 SRAM 扩展将继续使用更成熟的制造工艺，而计算小芯片则被推向摩尔定律的前沿。...base tile 使用英特尔的 3D 堆叠技术，称为 Foveros，在其上堆叠计算和缓存小芯片。该技术在两个芯片之间建立了密集的 die-to-die 垂直连接阵列，这些连接是 36 微米。
举个例子，假设我们现在需要实现 Web 端 VsCode，而整个界面都是由 Canvas 绘制（当然这样不大合理，这里假设只是为了更好地举例）。...实际上，结合前面提到的context上下文的性能开销可知，我们在绘制的时候，很可能并不是以单个格子为单位来进行顺序堆叠的绘制，而是整个画布所有格子一起做顺序绘制（意思是，先绘制所有格子的背景色，再绘制所有格子的文字和边框线等等...Canvas 拆分的开销需要注意的是，Canvas 本身的维护也会存在一定的开销，并不是说我们拆的越多越好。...至于耗时长的计算和卡顿的优化，我会在另外一篇文章中做详细的介绍（参见前端性能优化——卡顿篇）。我有一个游戏梦，Canvas 做游戏应该也很好玩吧。...查看Github有更多内容噢: https://github.com/godbasin我正在参与2024腾讯技术创作特训营第五期有奖征文，快来和我瓜分大奖！
而2.5D、3D 和Chiplets 等封装技术又有何特点？...那么，两者之间的差别究竟为何，而3D 封装又有半导体业者正在采用？...而台积电，则是提出「3D 多芯片与系统整合芯片」（SoIC）的整合方案。此项系统整合芯片解决方案将不同尺寸、制程技术，以及材料的已知良好裸晶直接堆叠在一起。...3DFabric 能够结合后段3D 与前段3D 技术的解决方案，并能与电晶体微缩互补，持续提升系统效能与功能性，缩小尺寸外观，并且加快产品上市时程。...因为先进制程成本非常高昂，特别是模拟电路、I/O 等愈来愈难以随着制程技术缩小，而Chiplets 是将电路分割成独立的小芯片，并各自强化功能、制程技术及尺寸，最后整合在一起，以克服制程难以微缩的挑战。
当前，需要用到 GH100 芯片的产品，包括 H100 加速卡和 GH200 Grace Hopper （包括新版）等产品。...而这些高阶产品想提高供应量并不是一件容易的事，这涉及到供应链的每一个环节，例如英伟达和台积电最近一段时间就为提高 CoWoS 封装产能而费尽心思。...产业人士指出，通用图形处理器采用更高规格的高带宽内存，需借助由2.5D先进封装技术将核心晶粒（die）整合在一起，而 CoWoS 封装的前段芯片堆叠（Chip on Wafer）制程，主要在晶圆厂内透过...65nm制造并进行硅通孔蚀刻等工序，之后再进行堆叠芯片封装在载板上（Wafer on Substrate）。...台积电在 4 月下旬北美技术论坛透露，正在开发重布线层（RDL）中介层的 CoWoS 解决方案，可容纳更多高带宽内存堆叠；联电在 7 月下旬法说会也表示，加速展开提供客户所需的硅中介层技术及产能。
一些竞争对手目前正在提供 176 层技术，有些厂商表示他们正在紧随此步伐，或者已经有了超过 200 层的工程样品。...更高的密度使美光最终能够生产出自己的第一款 1Tbit TLC 裸片，从产品化的角度来看，这意味着美光现在还可以通过堆叠 16 个 232L 裸片来生产 2TB 芯片封装。...因此，单芯片封装从 12mm x 18mm (216mm^2) 缩小到了 11.5mm x 13.5mm (~155mm^2)。对于美光的下游客户来说，这是一个好消息。...它们从一个（相对）深而窄的孔开始，通过导体和绝缘体的交替层蚀刻。然后用材料填充孔并加工形成器件的比特存储部分。可靠地蚀刻和填充穿过所有这些层的孔的能力是该技术的关键限制。...美光的工艺不是一次性蚀刻所有 232 层，而是将它们分成两部分，然后再进行堆叠，新产品的 116 层高于上一代的 88 层。 「这是一项惊人的工程壮举，」Alvaro 说道。
现在的问题是到了 2020年 代初期，当尺寸缩小因为量子效应而难以为继时会发生什么事情。接下来又该怎么办？...而且许多研究人员认为量子计算只是在少量利基应用中体现出优势，而不是数字计算所擅长的日常任务。...候选的材料倒不少，从 2D 类石墨烯复合物到自旋电子材料都能够通过电子自旋而不是电子移动来完成计算。...但实际上这种做法目前只对没有发热问题的内存芯片有效：它们采用的电路只是在存储单元被访问到时才会耗电，而某个存储单元被访问到并不是经常的事情。...混合存储立方体设计就是这种做法的案例之一，这种内存堆叠了多至 8 层内存，目前由三星和美光技术组成产业财团正在推动这种方案。 但是微处理器面临的挑战更多：一层层的堆叠发热的东西只会让它们更热。
根据英特尔方面的介绍，“这项专利描述了纳米带晶体管和锗薄膜的使用，后者将充当电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一起。...这种新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构允许增加晶体管的数量。”...简单来说，这全新的结构目的是为了进一步缩小晶体管，同时在半导体堆叠时将特征尺寸最小化。在新的结构下，PMOS和NMOS这两种晶体管将更紧密地封装到一起，而不会影响它们的运行。...从晶体管模型来看，英特尔的结构似乎可以容纳更多的晶体管，但设计思路上其实大同小异——将半导体材料像积木一样堆叠起来。...但并不是所有的专利都能够成为实际的产品或制造技术，目前来看，英特尔这项专利想实现的难度还是过大。
与justify-content和align-items不同，align-self应用于子元素，而不是容器。...这更像是垂直方向用牙签串的烤肠，而不是烤肉串： 这里有一个显著的区别。...最小尺寸的陷阱 假设我们正在构建一个搜索表单： 当容器缩小到一定程度以下时，内容溢出！...❝Flexbox算法拒绝将子元素缩小到其最小大小以下。无论我们如何增加flex-shrink,内容将溢出而不是继续缩小！...现在，交叉轴将与两行相交，而不是一行。因此，我们不能单独移动行，我们需要将它们作为一个组进行分配。 使用我们上面的定义，我们正在处理内容，而不是项目。但我们仍然在谈论交叉轴！
.memory-game是一个弹性容器，在默认情况下，里面的元素会缩小宽度来适应这个容器。通过把 flex-wrap的值设置为 wrap，会根据弹性元素的大小进行自适应。 ?...把 front-faceand back-face的position属性都设置为 absolute，这样就可以从原始位置移除元素，并使它们堆叠在一起。 这时页面模版看上去应该是这样： ?...接下来对 .memory-card元素添加 transform-style:preserve-3d属性，这样就把卡片置于在父节点中创建的3D空间中，而不是将其平铺在 z = 0的平面上（transform-style...由于绝对定位的原因，现在 .front-face和 .back-face都堆叠在了一起。 每个元素的 back face都是它 front face的镜像。...点击同一个卡片 仍然是玩家可以在同一张卡上点击两次的情况。 如果匹配条件判断为 true，从该卡上删除事件侦听器。 ?
摩尔定律正在放缓，性能和功耗不再通过转移到下一个技术节点而自动提高。为了让多芯片系统multiple dies成为算力继续扩展的灵丹妙药， chiplets的功耗需要在架构层面得到更多关注。...功耗优化方向不是凭空想象出来的，开发团队中的每个人都必须朝着这些目标努力。 内存 将数据从一种形式传输到另一种形式不会有本质区别，内存墙是一个一直存在的问题，因为不会执行任何有用的计算。...有报道称，大约90%的能源用于移动数据而不是计算。现在，情况变得更加恶劣。 一些不必要的数据移动是由于孤岛造成的。传统上，我们在 GPU 和 CPU 内存之间是隔离的。...工艺节点通常为我们提供了较低的电压，虽然我们没有获得一些我们已经习惯的扩展优势，但每个工艺节点的功耗终究仍在缩小。...垂直堆叠可以提供显著的优势。在 3D 垂直堆叠场景中，我们在芯片之间有很多垂直连接。我们可以在芯片之间封装更密集的垂直互连。
但是这些操作需要用到一些特殊的布局上就会显得不方便了，比如，我们最常见的模块垂直居中的实现就不是很容易。...而正是针对这些不易实现的布局，我们今天就跟大家分享一种简单好用的布局方式——弹性布局(flex)，一起来学习吧~~~ flex布局的由来 flex是flexible box的缩写，意思是“弹性布局”，用来为操作盒模型提供丰富的灵活性...flex-wrap属性 flex-wrap 属性规定flex容器是单行或者多行，同时横轴的方向决定了新行堆叠的方向。... flex-wrap决定了新行堆叠的方向第二行 flex-wrap决定了新行堆叠的方向第三行 代码案例效果展示： ?...flex-shrink属性 flex-shrink属性定义了项目的缩小比例，默认为1，即如果空间不足，该项目将缩小。
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