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我正在尝试通过Vhdl Examples (Wiley)从Fpga实现FIFO原型，我遇到了一些问题。第一个弹出的数据实际上是第二个推送的数据。它似乎跳过了FIFO的一个插槽。.end Fifo;
type reg_type is array (2**FIFO_DEPTH-1 downto 0) of STD_LOGIC_VECTOR (FIFO_W
浏览 7提问于2017-02-15得票数 0
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我在vhdl任务上有个问题。我需要在500 and的总线和30 and的另一个总线之间创建一个FIFO缓冲区。我设计了一个基本的FIFO缓冲区
输出: Data_out，满，空。此缓冲区是使用2D数组设计的：signal FIFO :
浏览 3提问于2013-05-02得票数 3
似乎比每次单独打字要方便得多。#Sample Script:
run 20 ns run 20 nsquit
浏览 5提问于2015-07-24得票数 2
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我用VHDL设计了一个非同步的非对称fifo，constructs.It是以深度和prog_full为参数的通用fifo。它有32位的16位输出数据宽度.您可以找到fifo设计链接。顶层非对称 fifo (fifo_wrapper.vhd)是建立在32位异步 fifo(async_fifo.vhd)之上的.这个内部fifo (async_fifo)是使用开放核上的通用FIFO ()
浏览 3提问于2013-07-15得票数 0
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我想将RX值存储在fifo中，fifo是使用VHDL中的xilinx ipcore实现的。我像这样得到了接收到的字节， Recvd_Byte = XUartLite_RecvByte(0x40600000);我已经在我的VHDL代码中实现了fifo。如何在C代码中访问这个Recvd_Byte，并在VHDL语言中传递给先进先出(Fifo_wr_data)。
请帮帮我。我是microblaze的新手。
浏览 3提问于2014-05-13得票数 1
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我正在做一个用VHDL编写的FPGA项目。
我需要将一个16位移位寄存器复制到FIFO中(例如，在16个新的数据位被送入移位寄存器后，我想将新形成的16位字发送到fifo)。我的问题是，在断言fifo上的时钟线之前，我是否需要在fifo的输入端设置一个时钟的数据？这实际上是一个通用的VHDL问题，并不特定于fifos。基本上，是否可以在同一操作中设置数据和切换时钟，或者我是否需要一些基本的状态机来设置一个时钟沿上的数据并在下一个时钟沿上切换fi
浏览 1提问于2013-04-09得票数 1
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; n_fifo_top = 1;if n_code_number > 4对于VHDL文件，我得到了类似的问题。
我尝试过使用不同的自动缩进、智能缩进和缩进设置的组合。我得到" matlab“的matlab文件和" vhdl”的<em
浏览 2提问于2010-04-27得票数 5
这在VHDL中是可能的吗？:natural := 2 when (burst_mode = '0') else 5;
-- generic;Error ';' is expected instead of 'when'
浏览 5提问于2019-08-06得票数 3
我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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例如：
"$env_path/girobo2/syn/syn.ip_user_files/ipstatic/lib_fifo_v1_0/hdl/src/vhdl/async_fifo_fg.vhd"
浏览 0提问于2017-03-26得票数 2
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如何在VHDL中模拟堆栈或队列的行为？有什么建议吗？
我曾经想过使用一些东西，比如位的逻辑移位操作，但是如何检查堆栈为空的约束或堆栈溢出的情况？
浏览 3提问于2009-02-28得票数 2
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input wire [AW-1:0] adr, output wire [FW-1:0] fifo);我如何在VHDL generic中做类似的事情？std_logic_vector(AW-1 downto 0); fifo\simtools\ghdl\bin\ghdl.exe -a bus_d
浏览 1提问于2019-05-03得票数 0
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我在VHDL中有一个非常简单的操作符问题。paddr(8 downto 2) = "1000000")) and (psel and penable) and (pwrite and not(wrfifo_full))) then else end if;首先，我得到以下错误消息：
如果((paddr(8下降到2) =“100000
浏览 2提问于2010-10-26得票数 3
4 : DATA_WIDTH;我想要语法上有效的VHDL来做同样的事情：use ieee.std_logicof bus_fifo is signal full_or_empty : std_logic;
end architectu
浏览 0提问于2019-04-27得票数 1
我很难用VHDL启动一个带有“0”的2D数组。“其他”作为一维数组：signal FIFO(others => '0')));
错误(276000)：无法合成初始化的内存逻辑"spi_DAC:s_dac|FIFO:fifo_c|FIFO
浏览 0提问于2018-03-20得票数 0
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然而，我在这里面临的问题是，我不能通过泛型将std_logic_vector的宽度传递给实体。type fifo_in_type is record o : out fifo_out_type end component fifo;
因此，理想的解决方案是当我可以在我的记录中使用与在实体中相同的泛型时我知道这应该可以在VH
浏览 0提问于2011-10-28得票数 10
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要编辑vhdl，我使用Quartus Prime软件。当通信在一般情况下工作(在我可以从fpga获得一些数据到hps)时，我遇到了创建一个正确的状态机的问题，它可以为FIFO增加一个新的值，与50 the的基准时钟不同(在这种情况下是12500 in )。其他时钟(100 The和12500 in )是在一个不同的vhdl-模块中产生的.现在，问题是
浏览 2提问于2020-06-30得票数 1
我目前正在用VHDL构建一个芯片上的网络路由器，以便在FPGA.Each核上实现一个64核的二维网格网络，它有自己的路由器，每个路由器都有5个端口(北、南、西、东、本地端口用于与处理单元通信)，每个端口都有一个输入因此，输入FIFO与下一个目的地路由器的输出fifo和该端口的输出fifo与源路由器的输入fifo通信。我的问题是，我没有使用有限状态机来控制FIFOS、写/读、可读和FIFO_FULL FIFO_EMPTY信号，而且我不知道必须在
浏览 3提问于2012-06-12得票数 1
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开始正确地查看Vunit之后，我可以看到它可能完成了我想要做的事情，或者至少允许我将一些用于某些测试的测试套装移到VHDL中，但我找不到的是一个示例，其中部分测试用例涉及使用不同总线宽度或同步/异步时钟进行测试
浏览 2提问于2020-11-11得票数 1
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