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系统verilog中的填充向量和解压缩向量
vector、system-verilog
看看我在System中维护的一些代码，我看到了一些定义如下的信号：其他的定义如下：我理解x被定义为打包，而y被定义为未打包。在Verilog系统中，填充向量和未填充向量之间有什么区别？
编辑：响应@Empi的回答，为什么用SV编写硬件设计人员应该关心数组的内部表示？是否有任何时候我不应该或不能使用打
浏览 7提问于2009-01-25得票数 31
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Verilog迫使结构被包装
struct、verilog、system-verilog
我在如下模块中声明了一个结构： logic a; logic [A - 1:0] c[0:B - 1]; } [D - 1:0] e [0:E - 1][0:F - 1];
我想像使用一个未打包的数组一样使用c，但是Verilog不允许这样做它在定义c的行上抛出一个错误：
Unsupported: Unpacked array in p
浏览 4提问于2017-05-05得票数 0
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4*4矩阵的赋值
matrix、verilog
我试图以这样的形式创建一个4*4矩阵：
1 2 3 13 1 1 2
assign a_unpacked_array[0][2]=1; assign a_unpacked_array[1][1]=3;
assign a
浏览 2提问于2015-04-25得票数 1
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verilog多维reg误差
verilog、cpu-registers、processor、hdl、instructions
register_file [3:0] = 0;Error (10673): SystemVerilog error at simpleprocessor.v(27): assignments to unpackedarrays must be aggregate expressions
首先，我使用的是Verilog，而不是SystemVerilog，那么为什么它给了我一个SystemVerilog错误？这样，我的寄存器就可以直接从指令中获得。
浏览 12提问于2014-08-03得票数 0
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在verilog中操作二维数组中的列
verilog、fpga
我的工作是一个1023*1023矩阵在verilog。我试图做以下工作: 1)每次选择一行，做一些修改，将输出写回相应的行。例如，我首先选择row0，对其进行更改并将输出写回row0。
浏览 4提问于2019-03-21得票数 2
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如何在硬件中实现系统的verilog结构？成员是否声明为关联？
verilog、system-verilog
我见过许多系统verilog程序示例，它们将数据包表示为打包结构。这些数据是否像数据包一样串行传输？如何在硬件中实现系统的verilog结构？
浏览 2提问于2014-02-16得票数 2
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Icarus不知道如何解析localparam数组？
arrays、verilog、iverilog
}, {2'b01, 2'b00, 2'b10},};
当我试图使用iverilog在命令提示符
浏览 3提问于2017-06-02得票数 1
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需要概念来理解系统中数组的声明
system-verilog
在SystemVerilog中声明数组和数组查询函数时，我总是感到困惑。你能不能详细解释一下这个例子：integer matrix[7:0][0:31][15:0];
// 3-dimensional unpacked array of integers i
浏览 1提问于2013-12-30得票数 0
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使用readmemb初始化内存时，索引参数的顺序是否重要
verilog
因此，为了将内存加载到FPGA上的“文件”中，我使用了概述的here过程。例如，在我的一本指南中就有这样的内容 Sometimes it can be useful to have structures with more than one dimension – for exampleVerilog allows you to define multiple sets of indexes for a variable:
reg [7:0] string [15:0];注意，在readmemb示例中<
浏览 29提问于2020-01-26得票数 0
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在verilog中创建2-D网络数组
verilog、fpga
我试着用2-D网络数组写一个程序。但是当检查代码时，它会显示一个错误(预期为';'，发现为'[')。我应该如何声明一个二维Net数组以及如何使用它？module bin(a);endmodule
浏览 0提问于2016-10-18得票数 0
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在Verilog中访问导线/reg尺寸
verilog、hdl
在VHDL中，有许多预定义的属性可以帮助使代码更加通用，例如：-- ...有没有类似的方式访问Verilog wire或reg的维度？我看到SystemVerilog有像$bits，$size，$high和$low这样的东西，但是Verilog-2005或更早的版本呢？
浏览 0提问于2015-06-05得票数 2
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包装结构在系统Verilog VPI？
struct、verilog、system-verilog
我有一些Verilog VPI代码，它在我的系统Verilog代码中打印有关给定模块的所有输入和输出的信息。然而，其中一些I/O是System打包的结构，我希望能够让我的VPI代码打印结构中各个字段的值及其相关的名称。不幸的是，"struct“在官方的VPI规范中没有出现(因为VPI在System出现4年前就已经标准化了，我猜想)。我所有的结构都以普通的旧寄存器或网的形式出现在VPI中。是否有一些
浏览 0提问于2015-11-02得票数 2
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如何使用genvar变量访问输入信号？
verilog、system-verilog、fpga、asic
(j=0; j<30; j=j+1) begin end
endmodule 在Verilog我知道我可以在系统verilog中通过创建一个2-d的输入向量来做到这一点。但是有没有办法在Verilog中做到这一点呢？
浏览 40提问于2020-06-17得票数 0
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使用Verilog，我想做4乘4乘法器，但是有一个错误：我不明白错误的意思。
浏览 0提问于2020-10-05得票数 1
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在系统Verilog中打印打包的结构
printing、struct、verilog、system-verilog、packed
我定义了一个打包的结构，如下所示 logic bit1;} MyPackedStruct;
MyPackedStruct
浏览 0提问于2014-07-02得票数 7
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在simulink中打包和解包数据块
udp、block、simulink、packing
我正在尝试在dspace微autobox和linux机器之间建立一个UDP通信接口，在这里我使用julia代码接收/发送数据包。在以太网上发送双倍数组需要进行这种预处理。
我想知道dspace端的“pack”和“unpack”块实际上做了什么，这样我就可以在linux机器端重新创建相同的代码块来解码通过lan发送的数据。
浏览 0提问于2015-08-14得票数 1
我试图打包一个2D未打包的数组，将其通过Verilog包装器，然后在另一个模块(或testbench)中进行解包。#10; $display("%p", A_2); end我在Vivado2018.2模拟器中得到以下错误：
ERROR: [VRFC 10-1571] wrong element type in un
浏览 1提问于2020-11-11得票数 0
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宽度无关函数
verilog、system-verilog
考虑下面的奇偶校验函数： input [31:0] data;endfunction编辑:我需要我的代码可以合成。
浏览 3提问于2014-03-27得票数 9
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电子节点-响度-发布后找不到可执行文件
electron、electron-builder
我正在使用electron-builder和asar: true构建应用程序，并且在此过程中已经解压了node-loudness包。无论这个应用程序在什么地方寻找adjust_get_current_system_volume_vista_plus.exe，正如你在下面的堆栈中所看到的：但是该文件在构建时被解压，可以在以下位置%LocalAppDat
浏览 1提问于2019-01-02得票数 1
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