在Chisel中<>运算符是什么？

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scala、chisel

在其他Scala库甚至其他语言中，这个运算符是否有传统的含义？这是一个示例用法，取自the Chisel Generator Bootcamp练习，3.2节： // Example circuit

浏览 10提问于2018-09-01得票数 3

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如何在凿字中使用算术移位运算符

chisel

使用<<或>>运算符很容易实现逻辑移位，但是算术右移(符号扩展)如何在Chisel中实现呢？在凿字小抄中提到>>算子用于算术右移，与逻辑右移运算符相同。

浏览 12提问于2016-09-14得票数 4

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如何将运算符作为参数传递

chisel

如果我用一个具体的运算符替换传递的参数，这是可以的。传递Chisel/UInt/Data运算符作为模块参数的正确方法是什么？

浏览 2提问于2020-02-22得票数 1

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从Chisel代码生成Verilog代码的最简单方法

scala、build、verilog、chisel

从现有的Chisel代码生成Verilog代码的最简单方法是什么？例如，来自独立scala文件 (AND.scala)，如下所示。import Chisel._ val io = IO(new Bundle { valb = Bool(INPUT) })} 我在

浏览 9提问于2017-01-23得票数 5

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如何在Chisel中跟踪未初始化的信号？

chisel

Chisel会指定一个随机值。但这使得很难从检测到错误的点回溯到原点。有关于未初始化信号的警告，但这没有帮助，因为我们故意保留许多未初始化的信号，因为它们不会传播。只有在极少数情况下，例如对于“有效”信号，未初始化的信号才会传播并导致问题。理想的情况是verilog所做的事情，也就是将值设置为"x"，这样可以很容易地向后追溯。

浏览 0提问于2017-01-08得票数 1

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如何在Chisel3中生成线束

chisel

在Chisel2中，似乎有一种方法可以通过这个来生成线束。我的问题是:在Chisel</em

浏览 1提问于2017-10-22得票数 0

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使用"<>“运算符进行部分批量连接

chisel

我在使用<>进行部分批量连接时遇到了问题。我在书中看到了 (4.3批量连接)。它允许用部分匹配的信号连接两个束。我目前正在研究chisel3.2。它似乎不起作用，在调试过程中它报告chisel3.internal.ChiselException: Connection between left (AnonymousBundle(IO io in

浏览 0提问于2019-11-27得票数 2

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正如预期的那样，Chisel生成的Verilog对于此模块的不同风格具有不同的模块名称。对于静态已知结果的情况，有一个模块只有一个输出端口和一组内部导线，这些导线被分配常量，然后实现算法来驱动输出。是否有可能要求Chisel或FIRRTL进一步彻底优化这一点，即在层次结构的下一层中，只需用其常量和静态已知结果替换实例化的模块？(假设这些常量值应该在合成过程中被优化掉，但也许在复杂的用例中，这种细化时间优化可能是有用的)。

浏览 13提问于2017-12-20得票数 1

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如何从引导示例中导入getVerilog()函数？

chisel

compileIncremental) Compilation failed我确实导入了chisel3

浏览 0提问于2018-11-21得票数 3

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不绑定到可综合节点异常和凿子中的类型错配错误。

chisel

: 'con' (Vec(chisel3.core.UInt@133, chisel3.core.UInt@134, chisel3.core.UInt@135, chisel3.core.UInt@136at chisel3.core.Mux$.doAggregateMux(Bits.scala:785) [info] at chisel3.core.Mux$.do_apply(Bits.scala为了检查一下，我在没有返回的情况下运行了代码。

浏览 2提问于2017-02-02得票数 1

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凿子"Enum(UInt()，5)“失败

scala、chisel

当我试图使用Chisel构建一个FSM时，正如Chisel教程所说，我使用了Enum()。然而，我遇到了这样的错误。Resolver.sonatypeRepo("snapshots"),) libraryDependencies += "edu.berkeley.cs" %% "chisel3

浏览 7提问于2018-10-21得票数 2

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凿子库和测试台

chisel

_可以在代码中添加Chisel库文件。另一个问题是，当我编写testbench时，应该扩展什么？我什么时候应该添加import chisel3.iotesters.{PeekPokeTester, Driv

浏览 2提问于2016-12-13得票数 1

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可以在io包中声明条件信号吗？

scala、hdl、chisel

是否只有在chisel模块中设置了参数才能声明信号？pixelCount//... } 这段代码给了我一个错误： [info] compiling 1 Scala source to /media/stockage/projets/GbVga/chisel[error] /media/stockage/projets/GbVga/chisel/src/mai

浏览 16提问于2020-10-28得票数 2

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'&‘和'%’在运算符-&，-%，+&，+，+%在Chisel3中是什么意思？

scala、hdl、chisel

我正在尝试用Chisel3中的GCD示例来学习。这个例子使用了名为-%的运算符，这意味着什么？这在Wiki 上没有解释。说" substraction“作为普通的减法符号'-‘。编辑 // TODO: refactor to share documentation with Num or add independent scaladocBitOrOp, other) def ^ (other: UInt): UInt = binop(UInt

浏览 5提问于2016-11-08得票数 2

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Chisel:在Windows上编译Chisel库

scala、chisel

我一直使用windows上的sbt和一个自定义的build.sbt脚本，并在顶层文件中导入Chisel._，以便成功地从我的Chisel源生成Verilog。我正在尝试让IDE在Windows上工作，以加快Chisel的开发。我使用的是基于Eclipse的SCALA IDE 我想编译Chisel库，这样导入的Chisel._就可以在本地解析，而不必每次都从存储库下载源代码并重新编译源代码。当我从Git下载Chisel-master代码库并将src\m

浏览 1提问于2017-07-04得票数 2

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使用SystemVerilog接口/结构的凿出输出

chisel

我发现当从Chisel框架生成Verilog输出时，在chisel框架中定义的所有“结构”在界面上都丢失了。或者在使用Enum类编写Chisel代码时创建SV枚举。

浏览 4提问于2018-11-08得票数 3

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为什么在chisel3中Bool(真) != Bool(真)？

scala、chisel、chiseltest

如果我在中运行scala控制台并导入类似于它的chisel3包：sbt:CIC> consoleimport chisel3._这正常吗？at chisel3.internal.throwException$.apply(Error.scala:155) at chisel3.internal.Build

浏览 2提问于2021-08-22得票数 3

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Chisel: Verilog为Sint和UInt生成的代码

chisel

import Chisel._ val io = new Bundle{ val out = UInt(OUTPUT) io.out := io.a + io.b和io.out := i

浏览 33提问于2016-09-16得票数 1

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使用peekpoketester传递值时出错

chisel

我试图通过peekpoketester中的poke方法将一些随机整数(存储在数组中)作为输入传递给我的硬件。但是我发现了一个错误：可能是什么原因？我不认为我需要模块包装在这里，因为这不是硬件。asUInt)} object

浏览 7提问于2019-10-17得票数 1

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克隆方法在Chisel* IO接口构造函数中的应用*

scala、chisel

我研究了Scala中克隆方法的使用情况，但仍然不知道为什么要这样做。(我在设计的任何地方都找不到这些方法的任何明确用法)

浏览 4提问于2017-01-03得票数 2

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