有人能解释一下这个结构的问题是什么吗?我有一个具有IO Vec的子模块,我正尝试将其附加到父模块中的等效IO。 这只适用于Seq,但在精化过程中,当包装在Vec中时,我会得到一个异常。Vec是必需的,因为在我的实际案例中,它是以子模块中的硬件信号为索引的。错误: [error] chisel3.internal.ChiselException: Connection between left (My
我创建了一个名为SaturatingCounter的CHISEL (扩展)模块(如果相关的话,下面的代码)。编辑:我找到了。fill is not a member of object chisel3.Vec
val vec_of_elements = Vec.fill(10) {Module(SaturatingCounter我可以让它继承数据,但由于我仍然是初学者,这看起来是一个巨大的飞跃。] d