2回答
我理解FIFO的操作，但我想我遗漏了一些关于它的效用的东西。
当在FPGA中实现FIFO时，比方说跨时钟域，似乎经常会遇到FIFO已满的情况，但仍然有数据应该在每个周期中计时。如果写入机制输入数据的速度快于读取机制读出数据的速度，则可能会发生这种情况。显然，一旦FIFO已满，它将开始忽略<em
浏览 22提问于2018-08-30得票数 0
4回答
我正在尝试向FPGA发送一个4千字节的字符串，最简单的方法是什么？
是我使用的fpga的链接。我使用的是Verilog和Quartus。
浏览 4提问于2015-04-14得票数 3
如何在VHDL中模拟堆栈或队列的行为？有什么建议吗？
我曾经想过使用一些东西，比如位的逻辑移位操作，但是如何检查堆栈为空的约束或堆栈溢出的情况？
浏览 3提问于2009-02-28得票数 2
回答已采纳
我遇到了一个问题，传递一个指向kfifo的指针，我似乎解决不了。#define
浏览 0提问于2013-05-29得票数 1
回答已采纳
1回答
我正在做一个用VHDL编写的FPGA项目。
我需要将一个16位移位寄存器复制到FIFO中(例如，在16个新的数据位被送入移位寄存器后，我想将新形成的16位字发送到fifo)。我的问题是，在断言fifo上的时钟线之前，我是否需要在fifo的输入端设置一个时钟的数据？这实际上是一
浏览 1提问于2013-04-09得票数 1
回答已采纳
1回答
我将UPD数据包从PC (Windows1010.0.19044)发送到FPGA板(Xilinx 7 VC707评估工具包)。
我看到FPGA在突发中接收数据。这意味着，我连续收到64个包的FPGA时钟速率。在那之后，我有一段时间没有得到任何东西，我再次收到64个数据包，然后这个过程会一次又一次地发生。根据内存块大小的限制，如果我将所有突发数据包导入FIFO以管理以下处理核心<em
浏览 9提问于2022-07-19得票数 1
1回答
当NVME控制器向FPGA发送数据时。lba不符合要求。我们在从nvme源磁盘获取具有正确顺序的lba时遇到了问题。我研究过“数据</em
浏览 7提问于2019-07-08得票数 1
1回答
我的问题是:如何将它与其他模块连接？我该从哪里开始？使用FIFO？换档登记簿？简单的数组？布拉姆？input tx_block,
output new_rx_data我使用本教程作为基础来学习更多内容：
浏览 0提问于2013-11-16得票数 2
回答已采纳
3回答
我有一个2048位的数组，我希望以升序的方式存储从0到2047的输入比特，因为它在时钟周期的每一个上升边缘都会出现在FPGA中。然而，有没有其他更好的方法，如使用位操作(移位)来实现这一点。(没有数组索引方法)，从而最终降低了FPGA中的路由复杂度。
浏览 1提问于2014-01-03得票数 1
回答已采纳
1回答
我使用的是一个VC707 FPGA板，其中包括一个Virtex 7系列Xilinx。我希望使用以太网连接将包含在DDR3内存中的数据传输到PC。我在找一个教程来做这件事？我对数据传输的速度没有要求。谢谢你的帮助
浏览 0提问于2018-05-07得票数 1
2回答
我在linux中有一个命名管道，我想从python中读取它。问题是python进程不断地“消耗”一个核心(100%)。我的代码如下：os.mkfifo(FIFO) while True:我想问的是，“睡眠”是否会对这种情况有
浏览 0提问于2016-08-23得票数 23
回答已采纳
我有一个FPGA逻辑，它包含Logic-A和Logic-B功能。我需要在DO文件(TCL)中创建两个线程，用于将数据驱动到FPGA输入。线程2:当A_IN为高电平时，将输入提供给逻辑B中的B_IN，否则忽略B_IN。'#If { [examine s
浏览 10提问于2019-11-22得票数 0
回答已采纳
我的设计有几个子组件，每个子组件的延迟(时钟周期)取决于运行时的输入数据(因此Vivado HLS分析窗口不能给出准确的延迟值)。如何测量设计中每个组件的时间，以便找出瓶颈所在？我找到了一个杂注指令(杂注SDS跟踪)，但我不确定如何使用它来让我详细了解不同输入执行期间系统中发生的事情。感谢W
浏览 8提问于2018-04-04得票数 1
1回答
我正在开发一款Android应用程序，在某一时刻，用户会被要求输入是否有帮助。这是针对一个日期范围内的多个“某些东西”。日期范围的摘要视图显示为每个“某物”输入的“是”、“否”和“不知道”的百分比。
我还将“总体效率”显示为“是”输入的百分比，我意识到这是不正确的。我正在考虑将其更改为“是”减去“
浏览 1提问于2012-12-02得票数 0
我正试图在FPGA上开发一个系统，用于读取外部世界的数据(即盖革脉冲积分器，但此时我正在使用Arduino进行仿真)；数据流将存储在FIFO缓冲器中，这是我在Vivado中使用FIFO生成器IP实现的。一个小RTL模块从Arduino获取数据，并成功地将其写入FIFO。为了读取FIFO输出中的数据</e
浏览 19提问于2022-04-25得票数 2
回答已采纳
我尝试调出基于Cortex A9 (Arria V)的板。在初始化期间，cadence-qspi驱动程序抱怨它无法在设备树中找到通信节点的属性，并且无法初始化。当我查看DT的表示时，特别是在/sys/bus/patform/devices/ff705000.qspi/of_node/fifo-depth中-我看到它保持了正确的值。导致这种行为的原因
浏览 0提问于2020-01-28得票数 0
1回答
我正在为fpga和dsp编写接口，需要在vhdl中与双端口内存共享dpram控件进行交互。我有外部IOs从SPI总线的一边到fpag与dsp通信，而另一方面，有一个摄像头到dsp。我使用以下算法来处理所有异步输入：
在event2reg_array_proc中:将所有输入保存到并行缓冲区“fifo_data_input_array”中，每个输入(标志)应该放在单独的缓冲区中。<
浏览 3提问于2012-11-14得票数 1
1回答
尝试使FIFO数据流连续
、、、、
为此，我使用了AXI4 Stream FIFO IP，为了使代码工作，我必须使用可以在下面粘贴的axi流fifo的数据表中找到的寄存器。如果FIFO数据达到500，那么它应该停止加载新数据，如果FIFO数据达到20，那么它应该填充新数据，直到它达到500。这个过程应该一直重复。我在fifo的软件开发包中做了一个
浏览 6提问于2014-12-18得票数 0
1回答
我有一个用于UART组件的VHDL模块，它在FPGA和PC之间发送和接收串行数据。它目前工作得很好。但是，如何使用这种串行通信来解释从PC发送到FPGA的文本文件中的2-d整数矩阵呢？更具体地说，一旦文本文件从PC发送到fpga，那么2-d数组将如何存储在存储器中？我不知道用vhdl怎么做。: integer:=2 -- # addr bits of FIFO
浏览 5提问于2017-05-04得票数 0
云服务器
ICP备案
实时音视频
即时通信 IM
云直播
腾讯云开发者
