当我单击按钮Run functional Simulation下时,我会看到以下错误:
Determining the location of the ModelSim executable...
Using: C:\altera\13.1\modelsim_ase\win32aloem
To specify a ModelSim executable directory, select: Tools -> Options -> EDA Tool Options
Note: if both ModelSim-Altera and ModelSim executables are a
在Modelsim中可以接收和计算时间吗? 例如,我想重置一个传感器。传感器复位需要60µs内的逻辑'1‘,因此我的代码发送它。我需要捕获testbench文件中的信号。我可以写这样的东西吗? if signal = '1' for 60 us then... 这将类似于命令wait:wait for 100 us;,但反之亦然。 我试图通过创建一个额外的时钟信号并对上升沿进行计数来做到这一点。然而,我希望有一个更简单的决定。 upd。因此,在我的例子中,我没有一个正确的代码,但是我会尝试详细地解释。 entity testbench is
end entity te
我花了一些时间学习如何写测试长椅来试用我制作的一些模型。有人知道如何监视被测试单元内部的信号吗?我试过用
LIBRARY MODELSIM_LIB;
USE MODELSIM_LIB.UTIL.ALL;
spy_process : process begin
init_signal_spy("Q4/C1/A1/chip_sel","/chip_sel",1);
wait;
end process spy_process;
但是,我得到了一个编译器错误:
错误(10481):VHDL使用Q4.vhd(15)
我目前使用的是modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog来设计和验证我的项目。你知道哪个版本的Modelsim能很好地支持sytemverilog的设计和验证子集吗?我之前使用过VCS,并试图找到它,如果我可以使用Modelsim代替VCS进行模拟。
提前感谢!
我正在尝试在Modelsim中执行回归测试。我调用一个TCL脚本来编译我的源文件并启动vsim。我启动了一个.do文件,它运行了一系列输出结果文件的测试平台。我要添加的是一个自动检查器,它可以验证结果文件是否与已知良好的运行相匹配。问题是在启动modelsim之后,TCL脚本不会在执行检查器"results_pass.py“之前等待模拟完成。
set nice_pid [open "|$modelsim_dir/vsim.exe -do do_files/vsim.do -novopt -gui"]
cd ../../Scripts
set script_name
我的问题与modelsim所做的初始化有关。我希望使用特定范围内的整数(例如,范围0到511 )。下面是用VHDL编写的声明:
signal cnt : natural range 0 to 511;
如果我没有初始化这个信号(例如在一个重置中),那么在默认情况下,modelsim会分配最左边的值。对于我的信号,它将是0。
我的问题是,我想强制modelsim在模拟中将其值初始化为'U‘或'X’,而不是最左边的值,这可能吗?
我必须用VHDL编写程序,在“屏幕”上用1秒的暂停时间(非常简单的时钟0-9)显示从0-9到9的数字,另外,我还要签入ModelSim,这对我来说难度很大。我知道我不应该要求这样的帮助,但我只需要它到我的大学。我是vhdl的初学者,我从未学过它,所以任何线索/解决方案都会很好。我知道我必须用这样的方法:
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
...
SIGNAL countSek : STD_LOGIC_VECTOR(24 DOWNTO 0);
...
BEGIN
...
-- c
I在Ubuntu20.04上安装了Quartus Prime 21.1,运行良好。
I也有ModelSim 20.1.1,它运行良好的
我在Quartus Prime上找到了通往ModelSim的正确路径,它甚至可以识别版本(不幸的是,我不允许把图片放在这里,但相信我,这部分我做对了)。我试过两种变体:
( a) /home/domvito55/intelFPGA_lite/20.1/modelsim_ase/bin
和
( b) /home/domvito55/intelFPGA_lite/20.1/modelsim_ase/linuxaloem
,但是当我试图从Quartus内部运行Mod
我正在通过ModelSim运行一些VHDL语言。每个错误和警告都有自己的错误代码(如下所示:(vcom-1292) Slice range direction "downto" specified in slice with prefix of unknown direction.这只是一个示例消息;我理解它的含义。
我假设Mentor有一个所有可能的错误代码的列表,并对它们的含义以及如何避免它们进行了更详细的描述。我没有在ModelSim附带的PDF中找到这个错误代码,也没有通过谷歌找到它。有什么建议吗?
我在Windows10中使用ModelSim PE 10.4a,下面的代码会出现错误。我不该犯这个错误。我已经有一段时间没有使用modelsim了,所以也许我忘记了让它停止错误的错误.我以前在ModelSim SE的一个测试平台上成功地使用了相同的代码,但是modelsim目前还不能工作。我想知道是否有人会提醒我什么神奇的黑客需要得到模型,以停止不必要的错误,并接受有效的VHDL。
我有“使用1076-2008”选项选择在所有文件。
custom_package.vhd(8):无法在详细说明之前调用子程序"log2“。
library IEEE;
use IEEE.STD_LO
我正在用VHDL开发一个CPU。我正在使用ModelSim进行模拟和测试。在模拟脚本中,我将程序从二进制文件加载到指令内存中。现在,我想自动检查程序是否适合内存,如果不适合,则中止模拟。由于内存基本上是一个std_logic_vectors数组,我所要做的就是读取相应的信号属性,以便进行比较。我的问题是:如何在ModelSim中访问TCL中的VHDL信号属性?
到目前为止,我得到的最接近的方法是使用describe命令:
describe sim/:tb:uut:imem:mem_array
打印出类似的东西
# Array(0 to 255) [length 256] of
# Arra