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(2331)
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沙龙
3
回答
Modelsim
和GHDL不能将vhdl用户定义的信号类型转
储
到
vcd
中?
signals
、
vhdl
、
modelsim
、
ghdl
我试图从由
modelsim
或ghdl执行的
模拟
中转
储
内部信号。使用以下方法,一切都很好:vsim -novopt work.uut_testbench我可以看到
模拟
信号,但不是全部。这种行为
在
modelsi
浏览 2
提问于2012-03-11
得票数 5
1
回答
在
Modelsim
模拟
中转
储
vcd
文件
verilog
、
system-verilog
、
modelsim
、
edaplayground
我试图转
储
一个
vcd
文件
时,用模型
模拟
,但是,我没有得到任何东西
在
我的"dumpVCD.
vcd
“
文件
。我
在
.do
文件
中使用的语法如下:
vcd
file dumpVCD.
vcd
vcd
add -r /dff_TB/* 但是,dumpVCD.
vcd
文件
没有这些波形。
浏览 52
提问于2020-04-29
得票数 0
回答已采纳
1
回答
verilog
在
modelsim
中的仿真结果
verilog
、
modelsim
对于我的任务,我需要在日志
文件
中获取模型中的verilog
模拟
结果。我已经拍摄了波形窗口的截图。除此之外,我还从成绩单窗口取出了打印件。 有没有办法将记录保存到日志
文件
中?请解释用于存储verilog
模拟
结果的命令。
浏览 5
提问于2017-07-19
得票数 0
1
回答
Verilog -可以
在
相同的
模拟
过程中创建两个
vcd
文件
吗?
verilog
、
vcd
我必须创建两个
vcd
文件
。一个
在
零时间开始,当一个特定的信号改变时结束,另一个
在
紧接之后开始。 能用verilog做吗?
浏览 0
提问于2018-12-16
得票数 0
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3
回答
模拟
测试台时未获得任何波形(Verilog)
verilog
、
hdl
、
modelsim
我用的是
ModelSim
软件。问题是当使用下面的代码运行测试平台时,我
在
wave窗口中看不到任何波形:module fulladder (carry, sum, A, B, Cin); output carry
浏览 8
提问于2021-09-17
得票数 0
1
回答
转
储
vhdl工程中子模块的所有输入输出值
vhdl
、
hdl
、
modelsim
、
xilinx-ise
现在,我想将子模块的所有输入和输出值都转
储
到csv或
vcd
文件
中。我想要观察假设20个时钟周期的变化。我如何在VHDL中实现它。我正在使用
ModelSim
进行
模拟
。 提前谢谢。
浏览 5
提问于2021-07-16
得票数 0
1
回答
VCD
转
储
用于通过
modelsim
进行vhdl
模拟
。怎么做?
simulation
、
dump
、
vhdl
、
modelsim
这是我第一次尝试制作
VCD
,我遇到了一些麻烦。vsim work.sim_minimips
vcd
add -file bench_minimips.vhd/*但是如果我
在
一个空
文件</em
浏览 2
提问于2011-08-05
得票数 5
回答已采纳
1
回答
modelsim
/questa错误: UI-Msg:(vish-4014)找不到与'/*‘匹配的对象
verilog
、
modelsim
、
questasim
关于如何让
modelsim
/questa包含所有“对象”,以便它们出现在WLF中,您有什么想法吗?我尝试了-novopt和+acc,但没有成功??我的questasim/
modelsim
"do script“提前退出,因为我尝试使用以下命令将所有信号记录到wlf
文件
中: #Log all objects in the design.run -all 日志
文件
产生的错误信息如下: W ** UI-Msg: (vish-4014) No objects found
浏览 181
提问于2021-10-07
得票数 0
2
回答
在
VCD
文件
中转
储
内存
chisel
因为它不是IO,所以我不能在我的expect
文件
中使用它。我试图使用--memVCD标志转
储
它,但是它没有识别这个标志。 有人知道我如何看到内容或将其转
储
到
VCD
文件
中吗?
浏览 7
提问于2020-10-21
得票数 2
回答已采纳
1
回答
EDA游乐场EPWave $dumpfile
verilog
、
system-verilog
、
questasim
、
edaplayground
我试图
模拟
我的设计
在
EDA游乐场。我使用
ModelSim
(不是来自EDA)
在
本地计算机上测试了我的设计
文件
和testbench
文件
,并且成功了。然而,我试着对EDA游乐场做同样的事情。它是
在
没有EPWave的情况下编译和运行的。当我尝试单击“”选项时,它会给出一个错误 我怎样才能解决这个
浏览 4
提问于2021-01-18
得票数 1
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2
回答
使用扫描查看波形
command-line
、
verilog
、
waveform
、
icarus
我
在
谷歌上搜索了很多次,但是找不到的答案我收到一个错误,上面写着“文档”sinGen_TB“无法打开扫描不能打开这种类型的
文件
。” 或者,当我将
文件
保存为sinGen_TB.vvp或sinGen_TB.
vcd
时,我会得到“文档”“sinGen_TB.vvp”无法打开。扫
浏览 9
提问于2016-07-11
得票数 0
回答已采纳
2
回答
如何查看内存波形?
verilog
、
waveform
、
hdl
end 要查看memory的波形,您有什么建议 或者如何在gtkwave或任何.
vcd
浏览 4
提问于2011-11-25
得票数 2
回答已采纳
1
回答
用vhdl-2008分析、详述、运行和转
储
vcd
文件
的GHDL脚本?
vhdl
GHDL文档基本上说明您需要执行以下操作来分析、详细说明和运行您的
模拟
: ghdl -a --std=08 --ieee=synopsys --work=work mytop.vhdl ghdl --elab-run --std=08 --ieee=synopsys mytop 但是,--
vcd
标志似乎不能与--elab-run标志一起使用,所以我想知道如何使用elab-run标志转
储
vcd
文件
。(或者是否有解决此问题的方法) ghdl.exe --elab-run --std=08 --ieee=sy
浏览 16
提问于2019-05-14
得票数 1
1
回答
VCD
转
储
(VHDL仿真与vcs )
vhdl
我需要用VCS
模拟
VHDL代码的帮助。对于vhdl代码.I,有哪些选项可以用
vcd
来转
储
vcd
文件
,我
在
互联网上找到了所有的选项。似乎没有人在工作,或者我没有以正确的方式做这件事。一个详细的答案将是有用的命令: vcs test_top -R +vcs+vcdpluson -debug_pp -
vcd
test.
vcd
vcs test_top -R
浏览 2
提问于2015-05-07
得票数 3
回答已采纳
1
回答
通过
modelsim
仅对设计的一个子部分进行
VCD
转
储
simulation
、
dump
、
vhdl
、
modelsim
我使用
modelsim
来
模拟
设计,我想要有一个转
储
的
模拟
。建议我使用以下命令生成转
储
:
vcd
add -r /sim_minimips/*
vcd
file myvcd2.
vcd
vcd
add -r
浏览 2
提问于2011-08-10
得票数 0
回答已采纳
3
回答
将字符串或注释插入
vcd
转
储
文件
verilog
、
system-verilog
有什么通用的方法可以
在
vcd
转
储
中插入注释(或者可能是任何字符串)吗?例如,在下面的代码中,当a更改为1时,我想插入一些注释: reg a; $dumpfile("dump.
vcd
");$dumpvars(1,test.a); initial begin #10; // insert_
vcd</em
浏览 8
提问于2014-12-04
得票数 4
回答已采纳
1
回答
vhdl封装信号
modelsim
wlf
vhdl
、
modelsim
、
vlsi
我使用
Modelsim
命令行
模拟
并生成所有信号的WLF。语言是VHDL。 问题是,我
在
VHDL封装中定义了许多信号,但在仿真结束后,这些信号
在
WLF中不可用。是否有任何命令或
modelsim
.ini需要修改以将包信号转
储
到WLF?
浏览 6
提问于2015-06-18
得票数 1
1
回答
如何在$dumpfile中向SytemVerilog系统任务传递字符串变量(而不是字符串文本)?
verilog
、
simulation
、
system-verilog
、
cadence
我正在运行
模拟
,不同的参数被传递到测试台作为加args。我想为每一次运行转
储
不同的
VCD
。我尝试声明一个字符串变量并使用传递的参数构造
文件
名,并将其传递给$dumpfile。string file_name; $dumpfile(file_name); 当前不支持将字符串变量传递给此系统任务作为解决办法,我从命令行中定义了
文件
名,并将其用作$dum
浏览 0
提问于2019-07-25
得票数 1
回答已采纳
2
回答
如何使用Vivado为
Modelsim
加密
文件
encryption
、
vhdl
、
vivado
他们不希望我看到原始代码,而是希望对输出
文件
进行加密。目前,他们使用Vivado将其加密到EDIF网表中。当试图用
modelsim
模拟
它时,它当然不知道如何解密这些
文件
。: # ** Error: Formatter.vhd(58329): near "AES128-CBC": Unknown session
浏览 79
提问于2016-05-12
得票数 1
2
回答
如何撤消全局
modelsim
.ini中设置的内容?
vhdl
、
modelsim
Modelsim
附带了一个名为osvvm的库中预编译的OSVVM的旧版本。这是
在
全局
modelsim
.ini
文件
中设置的: osvvm = $MODEL_TECH/..我暂时解决了这一问题,只需
在
全局
modelsim
.ini中注释掉上面的一行。这是可行的,但并不是非常可持续的:我们每次安装
Modelsim
(大概)时,都必须这样做。那么,有什么方法可以
在
本地
modelsim
.ini
文件
中取消这一行呢?这对我
浏览 9
提问于2017-12-12
得票数 2
回答已采纳
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