我正在尝试用SystemVerilog做一个模块，它可以找到两个向量之间的点积，最多有8个8位的值。我试图让它对不同长度的向量更灵活，所以我有一个称为EN的输入，它是3位的，它决定了要执行的乘法次数。所以我的
浏览 8提问于2019-11-27得票数 0
我知道SystemVerilog允许您通过将接口声明为“虚拟”来保存对SystemVerilog类中的接口的引用。总线，是否也可以将模块声明为“虚拟”，以便在SystemVerilog类中保存对模块的引用？SystemVerilog接口的繁琐，只使用来自SystemVerilog类的旧的verilog-95风格的BFM？我只是认
浏览 0提问于2020-02-29得票数 0
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我已经看到过这样的情况，您可以声明一些regs并将连接分配给那些regs (然后您可以修改reg来修改连接吗？)valid_rg = 0; assign data = data_rg;wire [7:0] wire_a [7:0];reg [7:0] wire_a_rg [7:0];
assign wire_a[7:0] = w
浏览 7提问于2022-02-26得票数 0
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假设除一条输入线路外的所有输入线路都处于Hi-Z状态。我们想把这些线连接到一条线上(例如数据总线)。在SystemVerilog中如何做到这一点呢？
浏览 0提问于2015-09-27得票数 0
我的问题是关于SV中的fork.join_none结构。
使用join_none不需要等待任何分叉的进程完成并继续执行非阻塞语句。我正在尝试一种在设计/验证过程中使用join_none的场景。
浏览 2提问于2014-01-30得票数 1
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我不确定for循环将如何帮助计算输入中的1的数目。always @(*) for ( int i= 0 ;i< 255 ;i++ ) end 谢谢
浏览 6提问于2022-01-09得票数 -1
我意识到这可能是一个新手的GLib问题，但是我很难找到解决下面问题的代码示例。所以在我走错路之前，我想听听你的建议。
我的代码监听D总线消息。一条D总线消息是一条“退出”消息，用于指示主循环关闭。如果主循环中没有其他任务，那么一个简单的解决方案可以是在下面的代码中调用g_main_loop_run()，并让D总线消息处理代码(这里没有显示)在收到“退出”消息时执行
浏览 0提问于2018-01-08得票数 4
我最近在一段Verilog代码中发现了类似这样的代码，我指的是写有限状态机。Bus = 'bzzzzzzzzzzzz1111;
这里的z是什么意思？
浏览 0提问于2015-06-11得票数 2
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我正在尝试使用SystemVerilog中的接口实现一个参数化的可综合总线多路复用器。下面，我有一个接口和多路复用的简化实现。，我尝试创建一个总线多路复用器，如下所示： bus_if master(), slave1(), slave2(); .N_SLAVES ( 2 )data_if ),
.slave ( '{slave1, slave2 }) <-- Error h
浏览 41提问于2020-02-26得票数 0
我正在尝试找出如何检查3位总线是否将msb设置为1，即1xx。当我检查bus==3'b1xx时，似乎没有发生任何事情。
浏览 31提问于2021-01-04得票数 0
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我想编写一个输入数可变的模块，即根据某些参数，结果是： input clk, input [LENGTHLENGTH-1:0] data_1, input [LENGTH-1:0] data_3//...是否可以在Verilog或Systemverilog中这样做，或者我必须编写一个脚本，比方说用Py
浏览 4提问于2016-02-02得票数 4
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我试图理解如何在SystemVerilog中定义引脚。、a vgaController，它主要接收来自ramController的数据，但也有一个命令模式，允许使用dataBus上的数据对其进行配置。ioData引脚在ramController中是双向的，但也需要是三状态的，这样当使用dataBus向vgaController发送命令时，ramController就可以“离开总线”。iDataCop
浏览 2提问于2020-10-12得票数 3
导线a-1:0阵列b-1:0；
如何对b个数组元素进行OR运算，并在1clk中得到a位的结果？谢谢
浏览 0提问于2016-03-02得票数 0
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在Verilog中使用struct有一个未解决的问题。这是我的代码：
//typedef struct{bit Over_I;}reg_type;
module Overload(rst_n,clockreg_type;
begin end
我在
浏览 3提问于2016-04-19得票数 0
我目前正在从事一个使用SystemVerilog -实数建模的混合信号IC设计项目。我必须将表达式参数转换为其集成形式。我知道在SystemVerilog -A中有一个循环积分运算符idtmod()，但到目前为止，我还没有在Verilog-A中找到任何相等的运算符。
如果有人对这件事有任何了解，我将非常感激。
浏览 9提问于2018-08-17得票数 0
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我尝试在systemverilog中实现循环双向链接列表类(只有一个标记节点)。列表本身看起来像预期的那样工作，但最终导致模拟器崩溃(破坏堆栈？)这让我想知道这是不是语言根本不支持的东西(在分配方面)？SV确实有一个“队列”结构，可以让它以相同的方式工作(可能在访问和插入时间上都更有效)。
有什么想法吗？
浏览 2提问于2010-10-27得票数 1
关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector我尝试过在SystemVerilog中使用不同的数组类型组合(完全打包，完全解压)，但都没有效果。请注意，在我的例子<
浏览 11提问于2022-05-20得票数 0
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我应该如何在systemverilog中表示定点数字，因为它不支持reg和logic.Is的定点数字，使用real数据类型，正确的方法，或者我们可以使用任何不同的数据类型？我试着在systemverilog中做一个平方根函数，结果将是FP，例如sqrt(8) = 2.82。我的输入和输出(Sqrt)的数据类型应该是什么，这样我才能在验证时正确地检查小数点位置。
浏览 13提问于2016-09-14得票数 0
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在我的硬件中定义了大量寄存器，包含了位字段，因此我希望“命名”这些寄存器，并在SystemVerilog中使用它们的名称而不是msb:lsb格式访问这些位字段。所以，我做了一个新的包，在里面声明了常数参数，并尝试了那些描述范围的参数。因此，我提供了一个“混合”解决方案，即简单常量停留在包中，对于范围，我创建了另一个文件，其中包含宏：package VmeAddressMap;
parameter SYS_INTCON
浏览 1提问于2018-05-15得票数 1
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