参考下面提出的问题
input [LENGTH[1]-1:0] data_2,);
我基本上想要这样的东西大小取决于从top传递的参数，端口数也是如此。这可以做到吗？
浏览 2提问于2017-07-14得票数 1
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我试着熟悉RISC-V ISA和火箭芯片。我已经设置了CONFIG=DefaultSmallConfig并使用make verilog命令在vsim目录中生成了Verilog代码。在设计编译器( Design，DC)的输出和系统综合方面，我有几个问题。
如何删除与调试相关的端口和连接？我只需要综合核心及其外围设备，而不需要调试相关模块
浏览 2提问于2017-08-28得票数 2
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我正在从Chisel 3源代码生成Verilog，并使用UCF文件将Verilog的顶级模块端口映射到FPGA引脚。我的设计中有一组inout引脚(SDRAM数据引脚)，它们在凿线侧必须表示为单独的输入和输出端口。问题是，我不能(AFAIK)然后将Verilog输入端口和输出端口映射到同一个FPGA引脚(如果我直接编写Verilog</e
浏览 3提问于2016-12-05得票数 4
在Verilog (2001?)中声明一个模块时，是否可以判断某些端口是向量而不指明它们的大小？这里的目标是处理任意大小的向量端口，，而不必通过参数指定大小。我知道我可以用Verilog编写类似于下面的内容，但是我想知道是否有一种方法可以去掉额外的WIDTH_DATA参数：#
浏览 0提问于2018-10-31得票数 0
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我对verilog中的Reg数据类型有很大的困惑。我知道当我们需要在这个变量中存储一个值时，我们使用reg变量。例如，假设我们有4x1 MUX，我看到一些代码将输入创建为input b input doutput reg z我还可以使用速记符号来声明这些输入，如下所示是这样的吗？
浏览 0提问于2020-05-01得票数 0
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修改verilog模式缩进
、、、、
我试图让verilog模式使用2个空格缩进所有内容，但decl和always除外。nil)这些是测试模块上的结果`define`endif
不正确的部分是端口和参数列表此外，count的声明与端口声明对齐，这很奇怪。emacs 24.3.1，
浏览 6提问于2015-06-23得票数 10
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我需要在verilog中验证一个参数化模块，例如：该模块以不同的参数值多次实例化。我需要生成一个SPECMAN单元，它可以获得变量/端口声明的常量参数。这些参数也用于逻辑计算。
我找不到一种方法来传递参数给一个幽灵单位，因为它可以在
浏览 2提问于2015-01-13得票数 0
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这可能是一个非常基本的问题，但对于我的生活，我找不到答案。我有一个现有的逻辑和类： val io = IO(new Bundle{delay = 2 io.out := ShiftRegister(dand, delay)我需要将它包含在这个Class中，而不是一个常规的“和”
clas
浏览 0提问于2021-05-13得票数 3
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我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：begin W1_reg <= W1;end 代码的测试平台如下：
注意:输入是从两个具有32-b值的外部文本文件中读
浏览 53提问于2022-04-20得票数 -1
我试着用2-D网络数组写一个程序。但是当检查代码时，它会显示一个错误(预期为';'，发现为'[')。我应该如何声明一个二维Net数组以及如何使用它？下面是我为验证而编写的简单代码(显示上面的错误)。input [0:1] a[0:2];
endmodule
浏览 0提问于2016-10-18得票数 0
cin(carries[i]), );endgenerate
现在，我试图修改加法器，以便保留一个加法器数组= adders[i].cout;// DIFFERENCES END HERE
然而，我从Verilator那里得到了一个ASSIGNIN错误(文档中写着这几乎肯定是一个错误，尽管技术上是合法的”)。在assign adders[0].cin = cin
浏览 5提问于2021-12-03得票数 0
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我有一个包含在include guards中的verilog头文件。它包含一些我用来在其他rtl文件中定义本地参数的函数。此包含文件在模块描述中引用(模块(端口实例化) ` include ...我一直认为，当verilog编译每个模块时，该包含的范围应该是该模块的本地范围，并且它只会在模块内
浏览 11提问于2020-02-22得票数 1
我们可以有一个自定义模块的实例数组吗？
例如:我们可以使用input [15:0] a; -这将创建一条总线。我们可以对自定义模块做同样的事情吗，比如DFF [15:0] d;，其中DFF是一个自定义模块？在这里，我打算创建DFF模块的16个实例。
浏览 1提问于2009-09-04得票数 11
module exmaple(input a, b, input in[2:0], output d, e, output out[5:0])
我是第一次接触Verilog，并试图理解input in[
浏览 2提问于2011-12-19得票数 1
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我指的是fpga中的rocketchip_wrapper.v -zynq/common/对其进行某些修改，并为新的fpga定制它。在第136行上，正在对接模块系统(系统system_i (...))。这个系统模块在哪里定义的？
另外，AXI模块是从某个地方(ip核)导入的，还是完全在设计中定义的？
浏览 4提问于2015-07-04得票数 0
我相信SystemVerilog在编码中是一个更高层次的抽象。是否可以将SystemVerilog模块与verilog模块进行接口？在尝试集成它们时，它们有哪些方面应该牢记在心？
浏览 2提问于2014-02-19得票数 0
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我正在尝试用2:1的复用器构建一个4:1的复用器。每当我尝试输入命令vsim mux4_test.时，我都会收到一些错误
端口“Z”的
浏览 5提问于2020-06-01得票数 0
我有一个电路，它的真值看起来像这样的A =BC+^C[(B and C) or (not C)]output A;wire w1, w2;
not (w2, C);我的问题是为什么我们要写输入B，C；我们能写成reg B，C；吗？
浏览 6提问于2018-08-24得票数 0
关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector)我得到的错误是“形式端口'my_input‘类型'my_array_t’与实际类型‘逻辑’不匹配”，输出信
浏览 11提问于2022-05-20得票数 0
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