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假设我有以下模块定义， module foo(b)parameter length = 8;
dummy <= 8'hFF; 但是当长度被参数化时，我希望这样做， always @(posedge b)
dummy如何将长度参数化的整个数组赋值</e
浏览 76提问于2020-07-31得票数 0
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所以我用Verilog创建了一个很大的FIR滤波器，它有256个抽头。所以我需要256个系数。我想试着让我的代码尽可能的模块化，所以我想知道是否有一种方法可以在FIR模块中创建另一个包含系数值的外部文件？目前，我只知道在Verilog中为数组赋值的方法如下：begin datafile我想要
浏览 1提问于2015-05-02得票数 1
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为了试图理解，我在互联网上查找了一些代码，并找到了下面的声明，说明我认为什么是函数，而我根本不明白。如果是，则没有在任何其他较低级别的.v文件中定义它们(顶级文件中也没有包含库)。那么他们有什么用呢？
更普遍地说，这些是任何类型的级联功能吗？
浏览 1提问于2013-03-14得票数 0
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在Verilog HDL的第36页: Samir Palnitkar的“数字设计和综合指南”中，它说，数组“在Verilog中被允许用于reg、整型、时间和矢量寄存器数据类型。”例如，它用integer count[0:7];声明了一个整数数组。如何使用一组值初始化数组(计数)？
我翻阅了那本书，寻找关于如何初始化(计数)的指示，但是我找不到任何帮助我的东西。
浏览 3提问于2019-09-30得票数 1
我想要接受一个参数，并将一些等于参数的零赋值给一个常量，并使用这个常量进行比较。我该怎么做？n=3'b000;
并在另一个语句中使用这个n。我如何初始化'n‘零，并将它分配给什么verilog数据类型？
浏览 2提问于2014-01-21得票数 21
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我不明白这段代码的意思。我知道VHDL，需要系统验证。我不知道bits [num] = '{4, 4})或(output logic [width-1:0] mask [num]);的意思module works parameter int width = 8, (output logic [width-1:0] mask [num]);
浏览 2提问于2018-05-10得票数 0
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以下模块定义为凿子：不会导致参数化的Verilog模块。生成的Verilog RTL将替代用户实例化模块的参数值。
是否有一种使用实际参数化模块定义生成Verilog的方法。
浏览 0提问于2018-11-22得票数 2
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我对verilog有点陌生，我有一个问题让我很困惑。我有一些常数参数，特别是近1023个参数，其中c0，c1，c2 .c1022，每一个都是10位长。我还有一个向量r 1022:0，长度为1023位。我的任务是计算从0到1022之间变化的ci*ri，最后取我在get.When中所做的1023 10位向量的xor，在模拟中，verilog在时间0处生成赋值语句的输出。verilog如何在0时生成输出？
浏览 0提问于2019-01-03得票数 1
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我对verilog非常陌生，我刚刚开始了解它是如何工作的。我想在always块中操作模块mant[22:0]的输入，但我不确定如何进行。'b0};//this also gives an error end因此，如果bit22为零
浏览 0提问于2016-05-25得票数 0
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我有一个VHDL代码，它需要一个元素数组作为泛型。COEF_LIST : coef :=(0,0,1,1,2，-2,1，-2,1)我宣布coef为在系统中。我尝试使用(在</em
浏览 3提问于2014-06-03得票数 0
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在(系统)verilog中用参数数组模拟设计时，我观察到了奇怪的行为。parameter [N_ADDR_WIDTH-1:0] DEST [0:NUM_DEST-1] //problematic line();parameter [N_ADDR_WIDTH-1:0] DEST [0:NUM_DEST-1] = '{0,1,2,3}
我
浏览 2提问于2015-05-26得票数 2
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我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以： W1_reg <= W1;end 代码的测试平台如下：logic signed [WL1-1:0] X,W1; <------ Error : Expect
浏览 53提问于2022-04-20得票数 -1
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我需要在verilog中验证一个参数化模块，例如：该模块以不同的参数值多次实例化。我需要生成一个SPECMAN单元，它可以获得变量/端口声明的常量参数。这些参数也用于逻辑计算。
我找不到一种方法来传递参数给一个幽灵单位，因为它可以在verilog中完
浏览 2提问于2015-01-13得票数 0
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当我尝试写入其中b的位都为'1‘的ab+1时，reg a的值不会更新，但当我尝试ab+1'b1时，它会更新 awaddr[awaddr_wa] <= AWADDR_M; awaddr[awaddr_wa+6'd1] <= AWADDR_M+16;那么为什么呢？
浏览 0提问于2019-08-28得票数 1
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我想知道，如果在Verilog代码中声明了一个连接，但没有为它赋值，那么Verilog会将它的值视为零吗？例如，我看到一个代码，其中：我可以假设"start“的值为零吗？这是Verilog可以接受的风格吗？
浏览 0提问于2014-04-09得票数 1
我一生都在使用VHDL，并且只使用Verilog很短的时间，我必须在Verilog中为一个非常大的数组创建一个逻辑，并根据输入的条件将它分配给1或0。MIN) <= (others=> '1'); my_array(MAX-1:MIN) <= (others=> '0');MAX和MIN是块的参数，根据我们访问的系统类型在综合过程中设
浏览 0提问于2015-06-09得票数 4
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