在verilog中“不能在函数声明上同时设置范围和类型”的替代方案？

typedef logic [7:0] my_type;

function my_type my_function();
  // 函数体
endfunction

function automatic logic [7:0] my_function();
  localparam WIDTH = 8;
  // 函数体
endfunction

function automatic logic [7:0] my_function(input logic [7:0] input_data);
  // 函数体
endfunction