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4
回答
在
verilog
中
使用
枚举
enums
、
verilog
、
quartus
我正在用Quartus
verilog
(.v)编写一段代码,并尝试
在
我的模块
中
编写
枚举
类型: module Controller(clk, IorD); enum {READ, DECODE但它给出了以下错误:Error (10170):
Verilog
HDL syntax error at Controller.v(3) near text "{"; expecting ";"。如何在
verilog
中
使用
浏览 197
提问于2019-10-02
得票数 1
回答已采纳
2
回答
Verilog
,将
枚举
与无关一起
使用
enums
、
typedef
、
system-verilog
可以将
枚举
与无关一起
使用
吗?我尝试过以下几种方法 BLTZ = 32'b000001_?????然后,
使用
提供的语法,我尝试执行以下操作,以查看是否可以
在
波形查看器上显示"ADD“指令 assign op_mnemonic = op_mne_e_10000);000000zzzzzzzzzzzzzzzzzzzz10000 对于
枚举
,有没有可能有类似于cas
浏览 1
提问于2016-06-23
得票数 0
1
回答
理解
verilog
中
的有限状态机
fpga
、
fsm
我正在
使用
Artix 7 FPGA并用Xilinx编写我的代码。有人慷慨到能帮上忙吗?能给我描述一下这里正在做什么吗?
浏览 7
提问于2022-05-03
得票数 0
回答已采纳
2
回答
用包含std_logic的泛型
在
Verilog
中
实例化VHDL
generics
、
vhdl
、
verilog
我希望替换
Verilog
模块()
中
的一些通用同步代码。end begin rx_sync <= rx_sync_tmp;end q_o : out std_logic但是,如果我试图用
verilog
包含std_logic的泛型不可
浏览 2
提问于2015-08-26
得票数 2
回答已采纳
1
回答
使用
SystemVerilog接口/结构的凿出输出
chisel
我发现当从Chisel框架生成
Verilog
输出时,
在
chisel框架
中
定义的所有“结构”
在
界面上都丢失了。 这对于
在
更大的SystemVerilog设计
中
实例化这项工作是有问题的。或者
在
使用
Enum类编写Chisel代码时创建SV
枚举
。
浏览 4
提问于2018-11-08
得票数 3
1
回答
在
可合成的SystemVerilog中
使用
枚举
类型定义
system-verilog
、
synthesis
, CMD3 = 2'b00基本上,如果MSB是1,那么它就是CMD1 (我将
使用
LSB作为索引的一部分)。然后我尝试
使用
always_comb进行解码:always_comb begin CMD1: isCmd1 = 1'b1; CMD2
浏览 15
提问于2019-06-27
得票数 2
1
回答
将字符串转换为
枚举
casting
、
enums
、
system-verilog
、
uvm
有没有办法
在
系统
verilog
中将字符串转换为
枚举
?
浏览 0
提问于2013-07-17
得票数 2
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1
回答
使用
系统
Verilog
生成随机
枚举
system-verilog
、
uvm
我
在
犯什么错误吗?
浏览 3
提问于2016-04-26
得票数 2
回答已采纳
1
回答
为什么这一行会出现错误:期望左括号( '(‘) [12.1.2][7.1(IEEE)]?
verilog
、
system-verilog
、
test-bench
、
iverilog
我有一个用于简单乘法器的
Verilog
代码,如下所示,它需要两个32b输入,它们被分成两个(16-b MSB和16-bLSB)并乘以: W1_reg <= W1;end 代码的测试平台如下:logic signed [WL1-1:0] X,W1; <------ Error : Expect
浏览 53
提问于2022-04-20
得票数 -1
2
回答
在
合成过程
中
应该避免哪些SystemVerilog特性?
verilog
、
system-verilog
然而,正如我的一个同事经常说的那样,“你不是
在
写软件,你是
在
描述硬件。”考虑到这一点,当最终结果需要综合时,应该避免语言的哪些功能?这个显示了目前Synopsys工具可以综合的功能,但为了安全起见,我认为应该只
使用
所有主要供应商都可以综合的功能。另外,什么结构会在网表中产生奇怪的结果,这在ECO
中
是很难遵循的?我非常喜欢
使用
Dave所说的“糖”来降低代码复杂度,但如果一些合成工具会弄乱信号名称并使结果难以处理,我就不会这么做了。我正在寻找更多这样的例子。
浏览 4
提问于2013-12-01
得票数 12
回答已采纳
1
回答
如何在系统
verilog
中
使用
Enum
中
的算术表达式?
verilog
、
system-verilog
、
test-bench
FIELD_WIDTH)+2)/3), }reg_cover; 在上面的代码
中
,我得到了
枚举
重复的编译错误,因为BIN_MID也接受了值' 48 {0}。由于我将每个
枚举
字段类型转换为48,为什么我会得到零?我对系统
verilog
还不熟悉。
浏览 57
提问于2020-07-13
得票数 3
回答已采纳
2
回答
SystemVerilog -
使用
枚举
,你可以有一个范围吗?
enums
、
verilog
、
system-verilog
使用
typedef
枚举
,您是否可以为未赋值的值提供一个范围?
浏览 2
提问于2017-07-21
得票数 0
1
回答
在
veriloga
中
创建实例矩阵
verilog
有没有可能在veriloga
中
创建一个带有两个for循环的memristormodule的跨栏数组?
浏览 25
提问于2021-07-14
得票数 0
2
回答
在
verilog
中
的整数输入端口类似于vhdl?
vhdl
、
verilog
、
vlsi
我
使用
vhdl
中
的整数输入和输出构造了我的代码。现在,我想在
verilog
中
构造相同的代码。但是我知道
verilog
中
的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。
浏览 3
提问于2016-04-16
得票数 2
回答已采纳
1
回答
对齐圆括号Emacs
emacs
在
emacs
中
,我很难完美地对齐我的副词。现在发生的情况如下: f我希望发生的事情如下: f或 f我的Emacs处于
Verilog
模式。
浏览 5
提问于2018-03-22
得票数 0
1
回答
使用
emacs导航
verilog
begin和end块以显示结构
emacs
、
verilog
我
使用
emacs
verilog
-mode来构建一些
verilog
源代码。然而,我观察到当代码变得很大时(就像在case语句中),我发现很难理解哪个begin与哪个end块配对。
Verilog
模式有一个emacs函数,它向每个end块添加注释,显示它与哪个begin块配对。但是,这对于每个begin和end块都会显示出来。我想知道
在
emacs中导航
verilog
时有哪些选项?在给定语言中
使用
的分隔符的情况下(我应该能够指定begin,end是me分隔符,而不是C
浏览 2
提问于2018-04-20
得票数 1
2
回答
我可以
在
Verilog
中
调用VHDL函数吗
vhdl
、
verilog
、
system-verilog
我目前正在尝试
在
我的
Verilog
设计中
使用
某些遗留的VHDL代码。虽然可以
在
Verilog
中
实例化VHDL模块,但我找不到
在
Verilog
中
调用VHDL函数的方法。(除了将其包装在VHDL模块
中
并实例化该模块之外)。有没有办法
在
Verilog
中直接调用VHDL函数?
浏览 1
提问于2016-04-21
得票数 5
5
回答
在
verilog
文件
中
定义的宏,但错误显示
在
modelsim
中
未定义的宏
modelsim
我已经
在
一个
verilog
文件
中
定义了所有
verilog
文件的宏,比如FabScalarParam.v,我首先在system.do文件
中
编译FabScalarParam.v,然后编译其他
verilog
文件system.do“来编译设计时,它会显示如下错误, # ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a/hdl/
v
浏览 0
提问于2012-12-23
得票数 1
5
回答
有没有人有关于VHDL和
Verilog
使用
的定量数据?
comparison
、
vhdl
、
verilog
VHDL和
Verilog
具有相同的用途,但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。 关于
Verilog
和VHDL之间的分离,有许多神话和共同的智慧。所以我的问题是:有谁能提供定量数据的来源来说明谁
使用
VHDL,谁
使用
Verilog
?再说一次,我
在
寻找数字,而不是直觉和一般的指示。
浏览 11
提问于2011-02-11
得票数 13
回答已采纳
2
回答
如何在Mac OS X 10.6.8上编译和模拟
Verilog
程序?
macos
、
verilog
、
hdl
我被要求模拟
Verilog
程序作为我教学大纲的一部分。但是,我的大学
使用
的是Xilinx ISE,它不能在Mac上
使用
。 所以请帮我找出最好的软件,还有一些关于如何安装和
使用
它们的详细步骤。
浏览 10
提问于2013-10-15
得票数 7
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